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OFC 2026CPO共封装光学硅光玻璃基板ELSFPPhotonic ChipletsTFLN

CPO 进入工程化深水区：玻璃基板、外置激光和「最后一厘米」的战争

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“最后一厘米”是什么意思

芯片越来越快，信号越来越难跑。

这不是隐喻，是物理：当数据速率超过 100 Gbps/lane，铜导线的趋肤效应、色散损耗、串扰，开始以指数级增长的方式吞噬信号质量。从交换 ASIC 到光模块之间那几厘米到几十厘米的铜电路——那就是光通信行业的”最后一厘米”问题。

解法很清楚：把光引擎搬到 ASIC 旁边。铜线越短，损耗越低，功耗越低，带宽密度越高。这就是 CPO（Co-Packaged Optics，共封装光学）的核心逻辑。

但概念的清晰，不代表工程的简单。

OFC 2026 给出了一个清醒的信号：CPO 不再是”能不能做”的问题，而是”谁能解决那三个最难的子问题”——外置激光源的功率与可靠性、耦合精度、散热。谁先解决，谁就能拿到下一代数据中心交换机的入场券。

为什么铜线是瓶颈

先从物理出发，理解”最后一厘米”问题有多严重。

一个 51.2 Tb/s 的交换 ASIC，需要对外提供 512 个 100G 通道，或者 128 个 400G 通道，或者 64 个 800G 通道。这些信号从 ASIC Die 的边缘出发，通过 PCB 铜线走到边缘的可插拔光模块笼。

这段距离，在一个典型的 1U 交换机里，大约是 20-30 厘米。

问题在于：800G/lane 的信号频率已经接近 200 GHz。铜导线在这个频率下的损耗，每厘米大约 1-3 dB。30 厘米的走线，信号功率要衰减 10-100 倍，必须用高功耗的 SerDes（串行器/解串器）做 CDR（时钟数据恢复）和均衡，才能把信号”修复”出来。

这就是为什么今天一台高端数据中心交换机，光模块的功耗往往占到整机功耗的 40-60%——大部分能量不是用来传数据的，而是用来”对抗铜线损耗”的。

CPO 的答案是：把光模块搬进来，让铜线短到几毫米。几毫米的铜线损耗可以忽略不计，SerDes 的均衡功耗大幅下降，整个系统的能量效率提升。

可插拔 vs LPO vs CPO：三种哲学

在理解 CPO 的工程挑战之前，先把这三种方案放在一起比较：

可插拔（Pluggable）：光模块是一个独立的盒子，插进 ASIC 所在机板边缘的笼子里。优点是灵活——模块坏了可以换，不同速率可以混插。缺点是铜线距离最长，功耗最高。这是目前的主流，正在向 800G/1.6T 演进。

LPO/NPO（Linear/Near-Package Optics）：光模块靠近 ASIC，中间的铜线缩短，去掉了模块内部的 DSP，用线性通道（Linear Drive）代替，功耗降低约 25-40%。是 CPO 之前的过渡方案，正在 2025-2026 年快速量产。

CPO（Co-Packaged Optics）：光引擎和 ASIC 在同一个封装体内，铜线距离缩短到毫米级。功耗最低，带宽密度最高，但工程挑战最大——你需要在同一个封装体里同时管理高功耗 ASIC 和光学精密器件，这两件事对温度、机械稳定性、制造精度的要求几乎是矛盾的。

Photonic Chiplets（未来方向）：更进一步，把光子功能拆分成独立的”小芯片”——调制芯片、路由芯片、探测芯片、激光芯片，分别用各自最优的工艺制造，再通过先进封装拼装在一起。类似于电芯片行业的 Chiplet 趋势。

三个核心工程子问题

问题一：外置激光源功率不够用

CPO 封装体里不能直接放激光源——激光源是有源器件，需要单独散热，而且可靠性要求不同（激光器寿命通常要求 25 年，ASIC 可能几年就换代）。因此，CPO 的激光来自封装体外部，通过光纤阵列耦合进来。

这就带来了一个功率预算问题。

光从外置激光源出发，经过光纤、耦合接口、玻璃基板波导、光子芯片，最终分发到几十上百条独立光路，每一步都有损耗。加起来，到达调制器入口的功率可能只有激光源输出的几十分之一。

而每条光路都需要足够的功率才能完成调制、传输和接收。

W3E.1 的研究方向正是解决这个问题：高输出功率外置激光源，8 通道 TOSA 配合 16 通道 ELSFP（外置激光源光纤耦合模块）。研究目标是把激光源的总输出功率推到更高水平，同时保持足够的光谱纯度和稳定性，才能让 CPO 系统有足够的光功率裕量。

这个子问题在国内有明显的产业机会：外置激光源的主要技术路线是 DFB 激光器阵列，国内光芯片企业（华芯通、中际旭创、源杰科技等）有一定的技术积累。

问题二：光耦合精度要求极端苛刻

把光从光纤送进硅光芯片，听起来简单，实际上极难。

问题在于尺寸失配。光纤的模场直径（光束的有效直径）大约是 9-10 微米，而硅波导的宽度只有几百纳米到几微米。要把 9 微米的光束耦合进一个 0.5 微米的波导，对准精度必须在亚微米级别——也就是说，允许的对准误差比人类头发直径（~80 微米）小了一百倍。

在实验室里，这可以用三轴精密对准台慢慢调。但在量产封装里，这件事需要在几分钟内完成，且保证千分之一以内的良率。

Th3C.2 给出了一个有趣的解决方案：玻璃基板内嵌波导 + 倏逝耦合（Evanescent Coupling）。

基本思路是：不直接把光纤对准硅光芯片，而是先把光纤对准玻璃基板里的光波导（这个耦合的对准容忍度更大），然后硅光芯片通过”倏逝耦合”从玻璃波导里取光——两个波导靠得足够近时（约 100 纳米间距），光会自然从一个波导渗透到另一个，就像磁铁通过空气吸铁一样。

硅光芯片用金凸点（Gold Bump）倒装焊接（Flip-chip Bonding）在玻璃基板表面，物理位置固定，光路自然对准。目前已实现 2 dB 的光纤到芯片损耗，这个数字对于量产 CPO 已经处于可用水平。

玻璃基板还有另一个优势：热膨胀系数可以精确设计，和硅光芯片匹配，减少温度变化导致的耦合漂移。

CPO 封装层次剖面图：External Laser → ELSFP → Glass Substrate → Photonic Chiplet → ASIC
图 1：CPO 封装层次剖面，从外置激光源到 ASIC 的完整光路和封装结构，以及 Pluggable / LPO / CPO / Photonic Chiplets 四种方案对比

问题三：散热是永恒的噩梦

这个问题听起来不性感，但它是 CPO 商业化的最后一道真正的拦路虎。

一颗 51.2T 交换 ASIC 的功耗，在 5nm 节点下大约是 500-800W。光引擎的功耗，视规模大约是 100-300W。两者封装在一起，热密度可以超过 100 W/cm²——这已经是核电站反应堆冷却回路的热密度级别。

ASIC 和光芯片的散热需求完全不同：ASIC 喜欢铜热沉、液冷，可以直接接触；光芯片需要稳定的温度（温度波动会让激光波长漂移，影响波分复用），不能承受机械压力，耦合结构更是对热变形极其敏感。

这两者的矛盾，在传统封装体里很难同时满足。

目前的解决方向有几种：

  • 微流道冷却（在封装体内集成微米级水冷通道）
  • 热电分离（ASIC 和光引擎物理分区，各自散热）
  • 主动温控（用热电制冷器 TEC 给激光源保温稳定）

没有哪一种方案是完美的，每一种都在增加封装复杂度和成本。

TFLN 的新角色：Wafer-Level CPO Engine

调制器材料的演进（TFLN、BTO，见本系列第四篇）不只影响独立光模块，也直接影响 CPO 的封装策略。

Th4A.6 展示了一个有趣的方向：TFLN Wafer-Level CPO Engine。

TFLN（薄膜铌酸锂）的调制器驱动电压远低于硅 MZM（约 1V vs 5V），意味着和 SerDes 电路的接口功耗可以大幅降低。而 Wafer-Level 封装意味着整个 CPO 引擎在晶圆级别完成集成和测试，而不是芯片级别，制造效率更高。

此外，TFLN 的高带宽（>100 GHz）使得单通道速率可以突破 400G，在同等端口数下提供更高的总带宽密度。

这为 CPO 提供了另一条技术路线：不用硅 MZM，改用 TFLN 调制器，在降低驱动功耗的同时提升带宽，虽然 TFLN 与 CMOS 工艺的集成度不如硅光，但这个方向在高端 CPO 平台上有明显优势。

三星的 300mm 硅光：量产信号

在所有 CPO 相关论文里，Tu2D.3（三星 300mm 硅光平台）是产业意义最直接的一篇。

300mm 是什么？它是半导体晶圆的主流尺寸——Intel、台积电、三星的逻辑芯片，都在 300mm 晶圆上生产。用同样的生产线做硅光芯片，意味着：

  1. 成本曲线可以随产量快速下降——和逻辑芯片共线生产，设备折旧可以分摊
  2. 良率管理套用成熟方法——300mm 生产线有几十年的工艺控制积累
  3. 与 CMOS 工艺深度兼容——光芯片可以和驱动电路集成在同一块晶圆上

之前，硅光行业主要用 200mm 晶圆，生产线和逻辑芯片生产线是分开的。三星宣布 300mm 硅光平台，是一个信号：硅光正在从”光通信专属的特种工艺”走向”半导体通用制造能力”。

台积电的 300mm 硅光平台（N12 photonics）也在 2024-2025 年持续扩产。这两家代工巨头的入场，将显著改变 CPO 芯片的供给曲线。

向 Photonic Chiplets 迈进

Th3C.4 描绘了 CPO 演进路线的终点形态：Photonic Chiplets。

类比电芯片行业：AMD 的 CPU 用 Chiplet 设计，把不同功能的模块（计算核心、I/O、缓存）用不同工艺分别制造，再通过先进封装拼装在一起。每个模块用最合适的工艺，最终产品在性能和成本上都比单一芯片方案更优。

Photonic Chiplets 的思路一样：

  • 调制器 Chiplet：用 TFLN 或 BTO，追求最低驱动电压和最高带宽
  • 路由 Chiplet：用硅光，追求低损耗的波导和分光结构
  • 探测器 Chiplet：用 Ge-on-Si，追求高带宽和高灵敏度
  • 激光源 Chiplet：用 InP 或 GaAs，追求高功率和稳定性

每个功能块各自优化，通过硅中介层（Silicon Interposer）或先进封装集成在一起。论文提出的目标：超 100 Tb/s，迈向 204.8 Tb/s 级别平台。

这是一个 5-10 年的路线图，但方向已经非常清晰。

产业格局：三个细分机会

从 OFC 2026 的 CPO 相关论文来看，产业链上有三个明显的细分机会：

外置激光源：这是 CPO 生态里对国内厂商最友好的一个子系统。DFB 激光器阵列的核心技术（外延生长、光栅刻蚀、耦合封装）国内有多家企业有积累。超高功率 ELSFP 模块的市场需求会随 CPO 商业化快速增长。

玻璃基板和特种光波导：嵌入光波导的玻璃基板，是 CPO 封装里的新材料机会。目前主要技术在美国（Corning）和日本（AGC、旭硝子）。中国特种光学玻璃企业（如成都光明）是否能进入这个市场，值得关注。

硅光芯片量产：台积电、三星的 300mm 平台给了客户更多选择，但这也意味着独立硅光代工厂（如 AIM Photonics、SilTerra、联芯）面临更激烈的竞争。差异化在于工艺节点的特定光学性能，不只是制造尺寸。

CPO 的真正时间表

我的判断是：CPO 的大规模商业化，不取决于”能不能做”，而取决于以下三个子问题何时同时达到量产就绪：

  1. 外置激光源：功率、可靠性、成本三角形，缺一不可。MTBF 需要达到 25 年以上（传统光模块激光源的标准）。
  2. 玻璃/硅氮基板的耦合良率：实验室 2 dB 损耗是一回事，量产良率 >99.9% 是完全不同的挑战。
  3. 散热工程：封装体内的热管理方案，需要在实际数据中心环境（不是洁净室）下通过 1000 小时以上的可靠性测试。

这三个条件同时满足，大概是 2027-2028 年的事情。但不同厂商会有先后，那个时间点，将是 CPO 供应链格局基本确定的关键窗口。

参考文献

论文编号主题摘要
W3E.1超高输出功率外置激光源（8ch TOSA + 16ch ELSFP）
Th3C.2玻璃波导基板 CPO，倏逝耦合，光纤到芯片损耗 2 dB
Th3C.4Photonic Chiplets 路线图，目标 >100 Tb/s → 204.8 Tb/s
Th4A.6TFLN Wafer-Level CPO Engine，带宽 >100 GHz
Tu2D.3三星 300mm 硅光平台（CMOS 兼容）
W1D.7LPO / NPO / CPO 电光协同设计综述

OFC 2026 系列下一篇：《400G/lane 的材料战争》——当硅光、TFLN、BTO 三种材料在同一个战场上竞争，谁会赢，谁会被淘汰，答案比你想的更复杂。