CEA / PSMC：怎样把 GaN 通信器件变成代工平台？
用晶圆转移流程、GSG 接入和带宽—电流密度实测曲线，拆清 CMOS 兼容、模型、PDK、3D 接口与批次良率。
MicroLED 光互连 · 玩家深挖 09。事实核对截至 2026-09-20；原图与独立分析分开，点击可查看大图。手机宽表可左右滑动。
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一颗 MicroLED 能高速发光，与一家外部芯片公司能依据模型设计、交给代工厂制造、再稳定封装成链路，中间隔着一整套工程制度。CEA 与 PSMC 值得追踪的，正是这一步：能否把实验室器件变成别人可以重复使用的平台。
这篇不预测谁先量产，而是拆清楚：已公开的工艺做到哪里；“CMOS 兼容”到底兼容什么；真正的代工交付还需要哪些证据。
1. 先把三件事放回各自的时间线上
2024 年，CEA 团队发表 GaN-on-Si MicroLED / MicroPD 矩阵研究，给出 200 mm 工艺和器件测试。2025 年 11 月 18 日，CEA-Leti 宣布面向产业伙伴的三年研究计划，原定 2026 年 1 月开始。2026 年 4 月 3 日，CEA-List、CEA-Leti 与 PSMC 另行宣布合作，涉及 RISC-V 设计、光子技术与 3D 集成。2024 论文、2025 计划原件、2026 合作原件。
这不是“一项项目已经连续完成三轮交付”。研究计划、合作承诺和器件实验分别是不同类型的证据。4 月公告中 PSMC 的代工服务属于合作方向，不能由此推出通信 MicroLED 的设计套件、客户流片和量产认证已经完成。
这张图至少有三类接口：GaN 器件到 CMOS 电路的电接口；阵列到光纤的光接口；对端接收与数据重组的系统接口。做好其中一类，并不会自动把其余两类变成标准件。
2. 工艺的关键选择：先键合外延，再定义像素
把 GaN 直接长在已经做好的 CMOS 上，会受到外延热预算约束。CEA 2024 论文展示的路线是先把外延薄层转移到接收晶圆，再刻蚀形成像素，而不是先做出全部微小 die，再逐颗摆放。论文 §3。
它把一部分难度从“键合瞬间对准每个像素”转移到后续光刻、接触开孔与路由。论文称此流程不要求 GaN 与接收晶圆在键合时精密对准，并讨论 2.5 μm 像素间距能力；这不等于后续完全没有对准问题，更不等于已经获得该间距下的整阵列通信良率。
为何不能只看间距？外延转移后还要处理侧壁钝化、镜面、平坦化、金属接触。任何一步都可能改变漏电、接触电阻、寄生电容或出光方向。显示任务中主要表现为亮度差的工艺偏差，在通信中还可能表现为响应时间差和最差通道误码。
这里也有路线取舍：整片转移减少逐颗拾取动作，但会把晶圆翘曲、键合空洞、局部污染和应力变成大面积一致性问题；逐颗转移允许挑选已知好 die，却增加拾取、定位和修复负担。这是制造分工的交换，不是“先进键合”四个字就能取消的成本。
3. “CMOS 兼容”必须拆成四个问题
第一，后续工序是否伤害已经完成的晶体管与互连？需要温度—时间窗口、材料污染约束和可靠性前后对比，而不只是峰值温度。
第二，电压是否兼容？数字逻辑电源不一定足够提供 LED 正向压降与驱动余量；接收 PD 的反向偏压也要与 TIA 输入保护、隔离和噪声预算协调。
第三，版图是否兼容？LED 下方不仅要“放得下晶体管”，还要留出回流路径、供电、隔离、光学开口和测试结构。像素间距不是全部面积预算。
第四，模型是否兼容？电路仿真需要知道偏压、温度和工艺变化怎样影响光功率、频率响应与噪声。只交出某个工作点的 I–V 曲线，不足以保证另一家公司设计成功。
这张原图直接解释了从论文到平台的距离：GSG 焊盘方便射频探测，但真正阵列会换成局部驱动连接。测试时需去嵌探针、焊盘和走线，集成后又要重新计算实际互连寄生。不能拿实验仪器驱动的带宽，直接预测密集 CMOS 阵列的能效。
4. PDK 不是画几个器件符号
一个必要的事实修正是：CEA 并非“没有 PDK”。其 2026 年 8 月 24 日官方硅光页面已列出设计套件与 EDA 兼容能力；PSMC 的设计服务页面也明确提供 Design Kits。CEA 硅光平台、PSMC 设计服务。
为什么模型不能只填一个“最高带宽”？下面这张原始曲线比口号更能说明问题。
同一种工艺，不同电流密度对应不同带宽；尺寸和测试接入也不能省略。邻文报告 12.5 μm 与 25 μm 圆形器件的串联电阻分别约 1 kΩ、250 Ω，并指出 50 Ω 测试环境的适配问题。因此不能把“缩小 die 降电容”直接等同于“任何条件都更快”。这些数据能约束模型的工作点，却没有给出全温度、全批次分布；那部分仍需补测，不能把曲线斜率外推成量产保证。
但既有硅光 PDK 和一般晶圆代工 Design Kit，不等于双方通信 GaN MicroLED 平台已经有可供客户使用的同一套模型、DRC 和版本化流程。本轮未找到其专用公开版本号、设计规则或客户验证报告；这只是公开信息边界，不是断言内部不存在。
“光子平台”也不是可以跨波长直接套用的标签。设计者必须确认器件材料、工作波长、光学通道和电接口分别属于哪一套工艺；原有模型可否复用，需要对应实验，而不是由合作公告中的名称决定。
从设计者角度，我会要求下列交付物。这是工程验收建议，不是厂商已承诺的规格。
| 交付层 | 需要交给设计者什么 | 怎样证明不是“典型值演示” |
|---|---|---|
| 器件模型 | LED 的 I–V–L、动态响应；PD 的响应度、电容与噪声 | 覆盖偏压、温度、尺寸及批间差异，并报告拟合误差 |
| 物理设计 | 层定义、接触与开口规则、隔离、光学禁布区 | DRC/LVS 可运行；寄生提取能回归实测 |
| 3D 接口 | 键合与路由模型、供电、热边界、测试端口 | 实际 CMOS 阵列开关时仍满足光电性能 |
| 封装与量产 | 光纤定位、坏点图、筛选、修复和寿命条件 | 跨晶圆、跨批次统计，不只挑最好样品 |
PSMC 的 3D 堆叠和 interposer 能力是有价值的制造基础；它是否适用于这一光电堆栈，仍要由对应流程的验证回答。不能把一般 3D 能力自动兑换成某一种 MicroLED 光模块的量产资格。
5. 良率为什么会成为平台指标，而不只是工艺指标？
作一个透明算例：假设每路合格概率为 q，1024 路相互独立，且不允许修复或备用，则全路合格概率为 q¹⁰²⁴。q＝99.9% 时约 35.9%；q＝99.99% 时约 90.3%。这是数学模型，不是 CEA 或 PSMC 的良率数据。
现实缺陷可能空间相关，独立假设会失效；加入备用也不只是更改公式，还要求光学映射、驱动寻址和接收重组支持替换。因而代工交付的坏点地图必须能传递到封装与系统软件，否则“可修复”仍停留在口头上。
更重要的是合格定义。按能否点亮筛出的好像素，未必在目标温度、驱动电流和邻路同时开关时满足通信要求。平台需要同时报告开短路、光功率、带宽、串扰与链路误码，并明确哪些是在晶圆上测，哪些必须等到封装后测。
6. 下一条真正有分量的进展应该是什么？
我的判断是，优先等“同一批真实 CMOS 阵列的模型预测与测试闭环”，而不是再等一个单颗器件纪录。先以测试结构校准模型，再在实际驱动／TIA 阵列上验证，然后跨批次重复，最后带着封装、温度和寿命数据给客户设计。
实验中可以主动改变接触电阻、邻路开关图样和光学偏移，检验模型能否预测性能恶化；模型失效的区域也应进入设计限制。这样才能把经验变成别人可使用的工艺窗口。
对希望参与这一方向的个人，值得切入的是这种跨边界能力：把器件物理翻译成驱动模型，把工艺缺陷翻译成可测的坏点分类，把原型带宽翻译成客户能验收的链路指标。它比“懂某一家公司的技术名词”更可迁移。
CEA 论文对通信优化 200 mm 外延供给不足的描述属于 2024 年背景，不能沿用为 2026 年市场现状。专用 PDK、实际 CMOS 集成批次、客户认证和量产统计仍以相应公开证据判断。
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