微软／MediaTek：如何把 MOSAIC 从实验台缩进真实线缆？
从原型照片、封装示意和官方线缆实物，拆解异质键合、gearbox、短互连、光学容差、可测性与整模块功耗。
MicroLED 光互连 · 玩家深挖 06。事实核对截至 2026-09-20；原图与独立分析分开，点击可查看大图。手机宽表可左右滑动。
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MOSAIC 的“宽而慢”已经不缺原理解释。下一步更有价值的问题是：一张桌子上的 FPGA、驱动板、透镜、光纤和接收板，究竟怎样变成一根两端能插进服务器的线缆？
这不是把每个零件等比例缩小。它要求把电流回路、光学基准、采样时钟、散热与测试入口一起重做；某个子模块缩小后，旁边的模块可能反而更难工作。
1. 先把三种证据放回各自的位置
| 证据 | 已公开什么 | 不能据此宣布什么 |
|---|---|---|
| SIGCOMM 2025 MOSAIC 论文 | FPGA／离散器件原型、传输实验，以及集成模块设计和功耗估算 | 集成 ASIC 全部指标已经实测或通过客户认证 |
| MediaTek 2026-03-17 公告 | 合作设计：定制单片 CMOS 电子功能，LED／PD 阵列直接键合，小型化 AOC 方向 | 有公开可采购芯片料号、完整 datasheet 或批量出货 |
| Microsoft 同日官方报道／照片 | 展示小型双端 MicroLED 线缆，描述与伙伴的小型化进展；商业化预期为 2027 年晚些时候 | 照片证明具体吞吐、每比特能耗、全通道 BER 或寿命 |
这三层不是互相否定：论文证明一部分功能，公告给出进一步集成路径，实物照片证明形态确实在变化。关键是不能把它们拼成一项没人公布过的完整产品规格。MOSAIC 论文；MediaTek 公告；Microsoft 报道。
2. 原型里那些“很大”的部分，各自保护了什么？
原型中，长连线和独立板卡不只是体积大，也提供了测量与调试的自由：可以在驱动输出、PD 电流、TIA 输出和 FPGA 输入分别插入测量点；光学台能够分别调焦、移动、校准。把系统装进封闭外壳后，这些自由度通常消失。
所以芯片化前，应先明确哪些状态必须在系统内部可观测。若只有端到端 BER，坏了以后难区分是驱动幅度不足、键合异常、耦合损耗、接收噪声还是采样时序。片上测试模式、环回、可控光源、独立偏置扫描和校准日志，是为这种失去外部探针的未来准备的工程接口；具体哪些已实现，本轮公开资料没有给出。
3. 单片 CMOS 并不是把 MicroLED 变成硅晶体管
MediaTek 公告说得很具体：一个定制 CMOS 芯片承载逻辑、gearbox、高密度 LED drivers 和高灵敏度 TIA；MicroLED 与 PD 阵列再直接键合到该电子芯片。这里的“单片”描述电子功能整合，“异质”描述不同器件的组装关系；不能改写成 LED、PD 和逻辑都在同一种外延或同一个 CMOS 工艺里原生长成。
为什么垂直键合重要？原型采用 wire bonding，焊盘间距与周边引线限制阵列密度。缩短 driver 到 LED、PD 到 TIA 的距离，可以减小部分电阻、电容与寄生电感，降低波形失真和输入噪声风险；但寄生不会归零。接触电阻分布、残余焊盘电容、回流路径和供电网络仍然进入每一条 lane。
集成后还出现新的交换：增大输出晶体管有利于提供更强瞬态电流，却会增大自身及互连电容；扩大 PD 有利于接光，却加重 TIA 输入负载；提高密度节省面积，却增加共享电源、衬底与热耦合。正确的验证不是“阵列点亮”，而是把光学条件固定，比较不同邻居活动模式下的驱动波形、接收噪声和 BER。
4. 为什么还要 gearbox？因为服务器并没有一起变慢
MOSAIC 光侧选择很多低速 NRZ 通道，主机接口却可能仍是少数高速电 lane。gearbox 负责速率／位宽转换；它不是把 NRZ 简单“翻译成 PAM4”这样一个孤立模块，还要管理并串重排、时钟域、缓冲与边界关系。
一个独立理想例子：800 Gb/s 输入映射到每路 2 Gb/s，需要 400 路数据通道；纠错、时钟、控制和备用另计。这个算式没有告诉我们高速输入有几条、使用哪个实际 PCS 配置，也没有告诉我们延时是多少。MOSAIC 论文中 400 数据加 60 校验是特定设计例子，不应自动认定为 MediaTek 新芯片已经采用的精确资源分配。
还应区分主机侧和光侧的时钟工作。光侧转发时钟可以简化接收端对每路数据恢复时钟的需求，但不代表主机高速电接口上的锁定、抖动容限、采样与训练全部消失。即使每路眼图都开着，若不同 lane 对应的字错了一拍，重新拼出的数据仍然错误。
因此模块验收至少要测固定传播延时、重排缓冲深度、训练后 lane 对齐、不同电源／温度下的尾延迟，以及异常恢复过程是否破坏字边界。只报告稳定状态下的“低延时”，容易遗漏真正影响系统的少数慢恢复事件。
5. 从桌面透镜到封装透镜，是公差从可调变成可制造
2025 论文把集成透镜和定制光纤耦合器列为模块化路径。这并非“换小一点的透镜”：需要把发射阵列、接收阵列、光纤与定位基准变成可重复制造的组合。某个中心像素的最佳耦合，不代表边缘像素、不同装配件或高温下也能达到。
下面这张官方照片能证明形态已经从实验桌向双端线缆推进，但不能反过来让读者从外壳推测内部结构和性能。
对封装团队，关键测试应分成两层：先用功率／空间映射测出耦合本身，再用动态数据检查邻居与模式分布是否吃掉信号余量。热循环后需要重新测同一批样品；若只测高温瞬间仍能通信，无法覆盖胶材、基板与器件热膨胀不同引起的长期位置漂移。
集成光学可能减少可调部件，也可能把单件缺陷变成整模块报废。应在最终永久键合前，定义哪些 die、光学件和电子芯片能够独立筛选；否则更短的电路径未必带来更低的制造成本。本文没有真实良率或采购价，因此不编造 BOM 或宣称某一工序已经成为最大成本。
6. 功耗估算、小型实物和量产准备，要用不同的验收表
MOSAIC §5 的 800G 功耗是分析估算：单端 3.1–5.3 W，边界随主机接口变化。不能拿它作为 Fig. 9 FPGA 原型的电表读数，也不能直接替换为 2026 年双端线缆的实测功耗。MediaTek 公告称，相对传统基于 VCSEL 的 AOC，该技术有望实现最高约 50% 的功耗下降；这是“could achieve”的能力预期，不是公开的统一条件实测对比。对照对象与实现条件都不能丢掉。
我会用四个问题判断后续公开结果：
- 电子芯片到了哪一步？ 区分设计、流片样片、功能通过与公开规格；同时报告活动通道、供电 rail、温度、速率和误码条件。
- 封装缩小后是否保持余量？ 比较晶圆级电测、键合后电测、加光学后的逐路结果，定位新损耗或串扰来自哪里。
- 完整线缆是否兼容主机？ 不只看外壳尺寸，还需验证启动、协商、错误处理、管理接口、热插拔及协议边界；相关项目应以目标平台要求为准。
- 弱负载和异常状态如何？ 满载节能不等于所有业务节能；通道关闭／唤醒、重新训练和故障恢复的能量与时延必须算入。
论文保留原 PCS/FEC 保护，光侧轻量 ECC 与备用通道另负其责。因此“没有复杂光侧 DSP”不能简化成“整根线缆没有数字处理或纠错”。电子与光学边界越清楚，后续测量越容易复现。MOSAIC §3.5—§6。
这条路线已经披露了从研究原型走向小型异质集成线缆的具体方法；仍需公开证据补齐的是芯片及模块的完整规格、统计充分的多通道结果、量产准备和客户验证。对个人能力建设，最值得深挖的是 从板级可测系统到封装级可测系统的转换：短互连、模拟噪声、光学公差、测试覆盖和可追踪校准。能把这些接口讲清楚，比把公告写成下一代产品胜负榜更有长期价值。
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