第14篇：DSP 均衡、CDR 与前向纠错（FEC）——高速光模块的数字大脑
系列：光通信模组技术专栏 · 第14篇 | 难度：中高级工程师
引言
10G NRZ 时代，光模块的接收端只需要一个限幅放大器（LA）加上简单的滤波，就能保证误码性能。当单通道速率跨越到 50G PAM4（25 GBaud）乃至 100G PAM4（50 GBaud），这条路走到了尽头——符号间干扰（ISI）的程度远超模拟电路的处理能力，信道噪声、色散和激光器非线性都在共同关闭眼图。
解决这个问题的答案是 DSP。现代高速光模块内部的 DSP 芯片集成了均衡、时钟数据恢复（CDR）和前向纠错（FEC）三大核心功能，它们协同工作，共同将”几乎无法判决”的接收信号转化为可靠的数据流。
一、为什么 PAM4 让 DSP 成为必需
PAM4 每个符号携带 2 bit，具有 4 个电平，相比 NRZ 在相同带宽下实现了 2 倍数据速率。代价是：在相同信号摆幅下，PAM4 三个眼图的高度只有 NRZ 单眼的约 1/3，判决容差大幅缩小。
与此同时，高速串行链路面临多重信道损伤：
- 符号间干扰（ISI）：信道的低通特性使高频分量衰减，前一个符号的”尾巴”叠加到后一个符号，眼图闭合；
- 色度色散：不同波长的光在光纤中传播速度不同，脉冲展宽；
- 激光器非线性：P-I 曲线非线性导致 PAM4 四个电平间距不均匀（Level Non-Linearity）；
- 热噪声和散弹噪声：TIA 的固有噪声限制接收端 SNR 下限。
DSP 的任务是在判决之前，通过算法尽可能逆转上述损伤。
二、均衡技术：三种武器协同作战
连续时间线性均衡（CTLE）
CTLE 是第一道关卡，位于 TIA 之后、ADC 之前的模拟域。它本质上是一个高通/带通滤波器，通过提升高频分量来补偿信道的低通效应：
公式/表达式： H_CTLE(s) = (1 + s·τ_z) / (1 + s·τ_p) τ_z > τ_p（高频提升）
CTLE 通常有多个增益挡位（Boost Level），由 DSP 根据信道状况自适应选择，或通过 CMIS 寄存器由主机配置。
权衡要点：CTLE 在提升高频信号的同时，也同等地放大了高频噪声。提升量越大，信噪比提升越有限，存在收益递减效应。这决定了 CTLE 无法无限制地补偿损耗，超出范围的部分必须交给数字域均衡器处理。
判决反馈均衡（DFE）
DFE 利用已判决的符号来消除”拖尾”ISI，是一种非线性均衡手段：
公式/表达式： y[n] = x[n] − Σ(k=1 to K) h_k · d[n−k]
其中 x[n] 是均衡器输入，d[n-k] 是过去 K 个已判决符号，h_k 是 DFE 反馈抽头系数（通过自适应算法学习）。
DFE 的关键优势：由于使用已判决符号做反馈，而不是放大原始信号，它不会放大噪声。这使它在高损耗信道中表现优于纯线性均衡。
工程陷阱——错误传播（Error Propagation）：若某个符号判决错误，后续 K 个符号的均衡都会受到干扰。PAM4 系统中错误传播效应比 NRZ 更明显，因此 DFE 抽头数通常需要与 FEC 性能协同设计，控制整体错误底噪。
发射端预加重（TX FFE）
发射端在激光驱动器之前，通过 FIR 滤波器预先补偿已知的信道损耗，将”高频多一点、低频少一点”的信号送入激光器，经过信道后恰好平坦地到达接收端：
公式/表达式： y[n] = Σ(k=0 to N-1) c_k · x[n−k]
IEEE 802.3 和 OIF CEI 规范定义了 TX FFE 的标准化系数区间（Pre-cursor、Main-tap、Post-cursor），作为互操作基准。发射端均衡减轻接收端压力，但会消耗发射摆幅余量（增大 EVM），两者需要联合优化。
LMS 自适应：均衡系数的持续学习
实际信道随温度、老化、连接器状态动态变化，均衡系数必须持续在线更新。最小均方（LMS）算法是最常用的实现方式：
公式/步骤： c_k[n+1] = c_k[n] + μ · e[n] · x[n−k] e[n] = d[n] − y[n]（判决误差）
步长参数 μ 决定收敛速度与稳态精度的权衡。高速硬件实现中，LMS 的计算可以高度并行化，是 DSP ASIC 的核心计算单元之一。
三、时钟数据恢复（CDR）
为什么需要 CDR
发射端与接收端各自使用独立的时钟振荡器，存在频率偏差（典型 ±100 ppm）和相位随机漂移。接收端必须从接收信号本身提取时钟，并将采样相位锁定到眼图中心（最佳判决点），这就是 CDR 的任务。
锁相环式 CDR 架构
经典 CDR 由三个模块构成：
- 相位检测器（PD）：比较数据跳变沿与反馈时钟沿的相位差，输出误差信号；
- 环路滤波器（LF）：低通滤波，设定环路带宽（典型几 MHz 到几十 MHz），决定 CDR 对抖动的响应速度；
- 压控振荡器（VCO） 或数字控制振荡器（DCO）：根据控制信号调整时钟频率/相位，在数字 DSP 中以离散相位步进实现。
Bang-Bang CDR：在高速全数字 DSP 中，相位检测器输出二值化”超前/滞后”判决，VCO 以固定步进调整相位，实现简化但引入有界随机抖动（BUJ）。CDR 锁定稳定性与均衡效果相互依赖：均衡改善眼图质量，眼图质量提升 PD 的相位判断准确度，进而改善 CDR 锁定。
CDR 的关键指标
| 指标 | 含义 |
|---|---|
| 抖动容忍（JTOL） | 输入信号携带多大幅度的正弦抖动，CDR 仍能正确锁定 |
| 抖动转移（JTRAN） | 输入抖动经 CDR 后在输出时钟上的残留比例 |
| 抖动生成（JGEN） | 无输入抖动时 CDR 自身产生的时钟抖动 |
三项指标由 IEEE 802.3、OIF CEI 等规范定义，是光模块一致性测试的重要项目。
四、前向纠错（FEC）：以冗余换可靠性
FEC 的基本原理
FEC 在发送端对数据流添加冗余校验符号，接收端利用冗余纠正传输错误，无需重传。核心指标：
- 净编码增益（NCG）：相同输出 BER 下，与无 FEC 方案相比节省的信噪比（dB）；
- 编码开销（Overhead）：冗余符号占总码流的比例；
- 误码地板（Error Floor）：输出 BER 无法突破的下限，与码字设计相关。
RS-FEC：100G/400G 以太网的主流选择
IEEE 802.3 Clause 91（RS-FEC）：100GbE 体系最广泛部署的 FEC，RS(528,514)，14 个校验符号，可纠正最多 7 个符号错误，开销约 2.65%，NCG 约 5.6 dB（@BER=10⁻¹³）。符号级纠错对突发错误有良好容忍能力。
IEEE 802.3 Clause 134/135（RS-FEC）：专为 400G/800G PAM4 设计的更强版本，RS(544,514)，30 个校验符号，可纠正最多 15 个符号错误，开销约 5.5%，NCG 约 6.5–7 dB。更强的纠错能力以约 5.5% 的线路速率开销为代价，对于 400G+ 系统是合理的工程取舍。
软判决 FEC（SD-FEC）：相干长距的核心武器
对于相干光通信（DP-QPSK、DP-16QAM 等长距系统），硬判决 FEC 的纠错能力不够，业界广泛采用软判决 FEC（SD-FEC）。与 HD-FEC 不同，SD-FEC 利用 ADC 输出的多比特软信息（对数似然比，LLR）进行迭代解码，逼近香农极限，NCG 通常超过 9 dB。
常见 SD-FEC 方案：
| 方案 | 特点 |
|---|---|
| LDPC（低密度奇偶校验码） | 稀疏校验矩阵，迭代置信传播译码，性能最接近香农极限 |
| Turbo Product Code（TPC） | 乘积码结构，可并行译码 |
| Staircase Code | 有序乘积码，低延迟，适合 OTN 场景 |
ITU-T G.975.1 和 OIF 400ZR 规范了相干模块使用的标准 SD-FEC 方案。
FEC 与 Pre/Post BER 的工程意义
CMIS 寄存器提供 Pre-FEC BER（FEC 解码前的误码率，反映信道物理质量）和 FEC 纠错统计（Corrected Codewords/Symbols，反映信道劣化趋势）。
工程上应同时监控两者：Pre-FEC BER 持续恶化表示链路余量正在消耗；Post-FEC BER 出现底噪抬升则意味着 FEC 已无法充分纠错，链路即将失效。提前识别这两个信号，是预防性维护的关键。
突发错误与交织
纯 RS 码对长突发错误处理能力有限。常见的改进手段：
- 交织（Interleaving）：将相邻符号分散到不同码字，把突发错误转化为分散的随机错误，提升 RS 码纠错效率；
- 级联 FEC：内层码（如 LDPC）+ 外层码（如 RS），兼顾随机纠错与突发纠错；
- FEC 帧对齐检测：在 CMIS 层面监控 FEC 帧丢失次数，可间接反映底层物理层的突发错误程度。
五、DSP 芯片集成趋势
现代光模块 DSP 的集成度在持续演进：
- 单芯片集成：ADC/DAC、CTLE、FFE/DFE、CDR、FEC 全部集成于一颗 ASIC，先进工艺节点（5nm/3nm）显著降低功耗；
- 多速率可重配置：同一颗 DSP 通过固件切换，支持 100G/200G/400G/800G 等不同速率配置，对应不同 FEC 方案和均衡参数；
- 机器学习辅助均衡：研究方向，利用神经网络对信道非线性建模，在某些场景下优于传统线性均衡器，但工程化部署仍面临功耗和延迟挑战。
工程视角总结
均衡、CDR 与 FEC 三者构成高速光模块的数字信号处理”三角”，缺一不可：
- 均衡解决 ISI，让判决前的眼图尽量张开；
- CDR 确定最佳采样时刻，确保判决点在眼图中心；
- FEC 兜底，以冗余冗余换取最终数据流的高可靠性。
三者的参数设计高度耦合——均衡器性能决定 FEC 输入 BER，FEC 门限决定允许的错误传播程度，CDR 环路带宽影响均衡器的稳定性。系统工程师理解三者的协同关系，是设计和调试高速光模块链路的核心能力。
推荐参考来源
- IEEE 802.3 Clause 74/91/134/135（各 FEC 规范）
- OIF CEI-112G-VSR（112G 电气接口规范，含 CDR JTOL 要求）
- OIF 400ZR Implementation Agreement（含 SD-FEC 规范）
- ITU-T G.975.1（SD-FEC 编码方案）
- CMIS Rev 5.2（Pre-FEC BER 和 FEC 统计寄存器定义）
作者：光通信模组技术专栏 | 转载请注明出处
事实边界说明：本文所列 NCG 数值为参考量级，具体指标取决于码字参数和测量条件，以对应 IEEE/OIF/ITU-T 规范为准。不同产品代际的 DSP 性能存在差异，请参阅芯片厂商技术文档。