Zynq 实战 29｜系列收官：30 章知识体系回顾 + 常见问题排查 + 进阶路线

这是《Zynq FPGA 嵌入式系统设计实战》系列的第 29 篇，也是最终篇。 板子：Pynq-Z2（XC7Z020-1CLG400C）。工具链：Vivado / Vitis / PetaLinux 2023.2。 上一篇：《Zynq 实战 28｜项目实战三：工业通信网关》

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0. 写在最后之前

29 篇，从第一次点亮 Pynq-Z2 的 LED，到机器视觉平台和工业通信网关，这个系列走完了一条完整的 Zynq 开发路径。

这篇不再写新的技术实现。它做四件事：

1. 全系列知识体系回顾：一张大表，把 29 篇的核心知识点和工具收纳进来
2. 常见问题排查指南：五个最频繁出现的问题类别，给出可操作的排查步骤
3. 性能优化技巧精要：PS、PL、PS-PL 接口、Linux 实时性，各出一张压缩版清单
4. 进阶路线：从 Zynq-7000 往哪里走，行业趋势和职业发展路径

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1. 全系列知识体系回顾

第一层：硬件基础层（第 01-07 篇）

篇号	主题	核心技能	核心工具
01	Zynq 体系结构与 Pynq-Z2 开箱	PS/PL 架构、MIO/EMIO 引脚复用	Vivado 2023.2、XDC 约束
02	Vivado Block Design 入门	IP 集成、AXI Interconnect、地址分配	Vivado Block Design、Address Editor
03	第一个 PL 项目：LED 闪烁	XDC 时序约束、Bitstream 生成与下载	Vivado、JTAG、Hardware Manager
04	PS GPIO 与 MIO 驱动	PS7 GPIO 寄存器、方向控制、中断	Vitis 裸机 SDK、xgpiops.h
05	AXI-Lite 接口 IP 设计	AXI 从机状态机、寄存器读写时序	Vivado IP Packager、IPI
06	自定义 PWM IP 设计	AXI-Lite 从机完整实现、仿真验证	Vivado Simulator、ModelSim
07	FPGA 时序分析基础	建立时间/保持时间、关键路径、WNS/TNS	Vivado Timing Analyzer、report_timing

第二层：Linux 系统层（第 08-11 篇）

篇号	主题	核心技能	核心工具
08	PetaLinux 工程创建与 BSP	petalinux-create、硬件平台导入、FSBL/U-Boot	PetaLinux 2023.2、petalinux-build
09	设备树（Device Tree）原理与实践	DTS/DTSI 语法、reg/interrupts 属性、overlay	dtc、fdtdump、system-user.dtsi
10	PetaLinux 根文件系统定制	rootfs menuconfig、自定义 recipe、SDK 生成	Yocto/bitbake、petalinux-config
11	PL 自定义 IP 的 Linux 驱动	UIO、/dev/mem、platform driver 骨架	uio_pdrv_genirq、ioremap、mmap

第三层：驱动开发层（第 12-14 篇）

篇号	主题	核心技能	核心工具
12	AXI DMA 引擎驱动	dmaengine 框架、MM2S/S2MM、scatter-gather	axidma.ko、dma_alloc_coherent
13	AXI VDMA 与视频帧管理	Triple buffer、帧同步、stride 对齐	axi-vdma.ko、V4L2 框架
14	中断子系统与实时响应	GIC 中断树、threaded IRQ、latency 测量	request_irq、irqbalance、cyclictest

第四层：高级特性层（第 15-20 篇）

篇号	主题	核心技能	核心工具
15	Vitis HLS：C/C++ 到 RTL	HLS pragma（PIPELINE/UNROLL/DATAFLOW）、II 分析	Vitis HLS 2023.2、co-simulation
16	AXI4-Stream 接口 IP 设计	流水线握手、TVALID/TREADY/TLAST、背压	Vivado、AXI4-Stream Data FIFO
17	PS-PL 协同设计：OpenAMP	RPMsg 消息队列、资源表、CPU 启动顺序	OpenAMP、remoteproc、Vitis Embedded
18	FreeRTOS 在 Zynq CPU1 上	任务创建、优先级、RTOS tick、临界区	FreeRTOS 10.x、Vitis BSP
19	混合关键性系统设计	AMP（非对称多处理）、隔离区、看门狗	Xilinx Isolation Design Flow、TrustZone
20	硬件/软件协同仿真	SystemC + RTL co-sim、波形对比	Vitis HLS、Vivado Simulator、XSIM

第五层：工程化与应用层（第 21-29 篇）

篇号	主题	核心技能	核心工具
21	Vitis AI：在 Zynq 上跑神经网络	DPU 配置、量化（quantize_and_compile）、推理	Vitis AI 3.0、DNNDK、xmodel
22	系统可靠性与容错设计	Scrubbing、ECC、WDT、故障注入测试	Vivado ECC IP、Linux watchdog
23	混合关键性调度实战	SEL4、hypervisor 概念、中断路由隔离	Xilinx MPSoC 参考设计
24	硬件/软件协同仿真进阶	Formal verification、覆盖率、assertion	SymbiYosys、JasperGold
25	Git CI/CD 与工程管理	Vivado TCL 脚本化、Jenkins/GitLab CI、bitstream 版本管理	Git、TCL、Vivado Non-Project 模式
26	项目实战一：高速数据采集系统	14-bit ADC @ 125MSPS、JESD204B、DDR 存储	JESD204B IP、AXI BRAM Controller
27	项目实战二：机器视觉平台	MIPI CSI-2 采集、PL 缩放 IP、OpenCV DNN 推理	V4L2、OV5640、YOLOv3-tiny
28	项目实战三：工业通信网关	Modbus RTU/TCP、EtherCAT SOEM、MQTT 上云	libmodbus、SOEM、mosquitto
29	系列收官：总结与进阶	知识体系回顾、调试指南、进阶路线	—

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2. 常见问题排查指南

下面五个问题是在 Zynq 开发中出现频率最高的类别。每个给出可操作的排查步骤，而不是”检查一下代码”这种废话。

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问题 1：Bitstream 下载失败

症状：Vivado Hardware Manager 报 Programming failed，或 JTAG 识别不到设备。

排查步骤：

Step 1: 检查 JTAG 链路
  → 用 Vivado "Open Target → Auto Connect"，看 Hardware 窗口能否发现 xc7z020
  → 如果找不到：检查 USB-JTAG 线、驱动（Xilinx Cable Driver），重插 USB
  → 看 Tcl Console：是否有 "Device programmed" 或 "Verify failed"

Step 2: 检查 Bitstream 文件本身
  → Reports → Implementation → Summary 里 DRC 有没有错误
  → Vivado → Reports → Report DRC，重点看 CFGBVS（配置电压）警告
  → Pynq-Z2 的 CFGBVS 应设为 3.3V（JP4 跳线决定），在 XDC 里加：
    set_property CFGBVS VCCO [current_design]
    set_property CONFIG_VOLTAGE 3.3 [current_design]

Step 3: 检查 PS 配置是否完整
  → 如果你的 Block Design 包含 PS7（processing_system7），
    PS7 的 DDR 和时钟必须根据 Pynq-Z2 板的实际硬件配置
  → 使用官方 Pynq-Z2 BSP（board files）：
    Vivado Board Files → pynq-z2-board-files → 自动配置 PS
  → 不要手动改 DDR timing——Pynq-Z2 用 MT41K256M16 RE-125，
    Vivado board files 已经有正确配置

Step 4: 检查 XDC 约束
  → 未使用的输出引脚如果没有约束，可能导致 DRC NSTD 错误（电平标准未指定）
  → 临时解决：在 XDC 里加 set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
  → 正式解决：所有输出引脚加 IOSTANDARD 属性

🚧 避坑：最常见的 Bitstream 下载失败原因不是程序错误——是 Pynq-Z2 的 Boot Mode 跳线（JP1）没有设在 JTAG 位置（JP1 接地 = JTAG 启动）。如果跳线接了 SD 卡启动，板子会从 SD 卡加载 FSBL 而不是等待 JTAG 下载，Hardware Manager 可能会报 device busy 或 read back mismatch。

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问题 2：AXI 总线超时死机

症状：Linux 访问 PL IP 的 mmap 地址后系统挂死，或 dmesg 里有 axi_interconnect_0: AXI timeout。

排查步骤：

Step 1: 确认物理地址正确
  → Vivado Address Editor 里的基地址是否和设备树 reg 一致？
  → 确认是 M_AXI_GP0（0x4000_0000 起）还是 M_AXI_GP1（0x8000_0000 起）
  → 用 /dev/mem 快速验证：
    devmem2 0x43C00000 w    # 读一次，看是否立即返回

Step 2: 检查 PL IP 是否正常工作
  → 在 Vivado Block Design 里加 ILA（Integrated Logic Analyzer）
  → 用 Hardware Manager → Add Probes：挂到 S_AXI 的 awvalid/awready/wvalid/wready
  → 触发条件：awvalid = 1，看 awready 是否在 N 个 cycle 内拉高
  → 如果 awready 永远不拉高 → IP 的 AXI 从机状态机卡死
  → 解决：给 IP 加复位脉冲（PS GPIO 控制 aresetn），或检查 IP 的时钟是否给到

Step 3: 检查 AXI Interconnect 配置
  → S01_ACLK 和 M00_ACLK 如果频率不同，需要 AXI Clock Converter IP
  → GP0 控制总线时钟 = CPU_3x2x（167 MHz），PL IP 时钟 = FCLK_CLK0（100 MHz）
  → 时钟域不一致会导致数据乱序或 AXI 协议违例

Step 4: 看 AXI Timeout 的错误响应
  → AXI Interconnect 2.1 支持 TIMEOUT 模块，超时后返回 SLVERR
  → dmesg | grep -i axi  检查内核有没有记录
  → 如果 mmap 后立即死机（不是超时），可能是 GP0 端口没使能（PS7 配置里要勾 GP0）

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问题 3：PetaLinux 启动卡住

症状：串口输出停在 U-Boot 或内核启动的某个阶段，不再打印。

排查步骤：

Step 1: 确认 BOOT.BIN 组成正确
  → BOOT.BIN = FSBL + Bitstream（可选）+ U-Boot
  → PetaLinux 2023.2 用 petalinux-package --boot --fsbl --fpga --uboot 生成
  → 检查：ls -la images/linux/ 里有没有 BOOT.BIN（>500KB）和 image.ub

Step 2: 看串口在哪里卡住
  → U-Boot 阶段卡住：
    - "DRAM: 512 MiB" 后没反应 → DDR 配置不匹配（检查 PS7 DDR 参数）
    - "Loading Image" 后卡住 → SD 卡读取失败（格式化 FAT32，检查分区）
    - 看 U-Boot 环境变量：在 U-Boot 串口输入 printenv bootargs

  → 内核启动卡住（"Starting kernel ..."后）：
    - 把 bootargs 里加 "earlycon" 让内核更早输出
    - 常见原因：设备树与硬件不匹配（特别是 DDR 容量、PS 时钟）
    - 检查：/proc/device-tree 能不能 mount（在 initramfs 里）

Step 3: 设备树问题
  → 使用 fdtdump images/linux/system.dtb | grep -A5 memory
    确认 memory 节点大小 = 0x1FFFFFFF（512MB - 1）
  → 检查 chosen 节点的 bootargs 是否包含正确的 root= 参数

Step 4: 文件系统问题
  → 如果内核启动到 "Waiting for root device"：
    - SD 卡第二分区是 ext4 且有 /sbin/init
    - 或者用 initramfs：petalinux-package --boot ... --rootfs-image rootfs.cpio.gz

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问题 4：DMA 数据乱序 / 数据损坏

症状：PL 通过 VDMA / AXIDMA 传到 DDR 的数据，PS 读出来是乱的，或者偶尔出现全 0 / 全 FF 的块。

排查步骤：

Step 1: 确认 Cache 一致性
  → 如果 PS 分配 buffer 用的是 kmalloc / malloc（可能被 CPU cache）：
    - DMA 写入 DDR 后，PS 读之前必须 invalidate cache：
      dma_sync_single_for_cpu(dev, dma_handle, size, DMA_FROM_DEVICE);
    - 或者用 dma_alloc_coherent() 分配非缓存内存
  → Zynq HP 端口（高性能）：DMA 写走 HP 端口 → DDR
    CPU 读走 L2 cache → 如果 L2 cache 有旧数据，就会读到错误值
  → 确认方法：用 mmap 访问 /dev/mem 用 O_SYNC 标志，或在驱动里 flush/invalidate

Step 2: 检查 CMA 对齐
  → frame buffer 地址必须对齐到 HP 端口的 burst size
  → VDMA 的 HSIZE（行宽字节数）必须是 8 的倍数（64-bit 总线）
  → 用 dma_alloc_coherent() 时，申请大小 >= PAGE_SIZE（4KB 对齐自动满足）

Step 3: 用 ILA 抓 HP 端口波形
  → 在 Vivado Block Design 里把 ILA 挂到 S_AXI_HP0
  → 抓 AWADDR / AWLEN / WDATA，验证写地址和数据对不对
  → 特别检查：连续两次 DMA 写有没有地址重叠（frame buffer 被覆盖）

Step 4: Triple Buffer vs Double Buffer
  → 单 buffer：DMA 写的同时 PS 在读 → 必然撕裂
  → Double buffer：写 buf0，PS 读 buf1，交替 → 可能还是会撕裂（无帧同步）
  → Triple buffer（VDMA 默认支持）+ frame sync 中断：最安全
  → 确认 VDMA 的 S2MM frame count ≥ 3，且 PS 侧 v4l2 用 VIDIOC_DQBUF 等中断

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问题 5：时序违例无法收敛

症状：Vivado implementation 后有 negative WNS，设计无法满足时序。

排查步骤：

Step 1: 定位关键路径
  → Vivado → Reports → Timing → Report Timing Summary
  → 看 Setup 栏的 WNS（Worst Negative Slack）值
  → 点击负 WNS 的路径，展开 "Datapath" 看是哪段逻辑最长

Step 2: 常见原因与解决

  A) 组合逻辑链太长（多个 LUT 级联）：
  → 在 Verilog 里插入流水线寄存器（pipeline register）：
    // 原来：一拍完成
    assign result = a * b + c * d + e;
    // 改成两拍：
    reg [31:0] stage1;
    always @(posedge clk) stage1 <= a * b + c * d;
    assign result = stage1 + e;  // 或再加一拍

  B) 跨时钟域路径（CDC violation）：
  → 使用同步器（2-FF synchronizer）而不是直接连线
  → 在 XDC 里声明 set_false_path 或 set_max_delay -datapath_only

  C) 全局布线拥塞（Placement 太密）：
  → Vivado → Reports → Report Utilization，看 LUT 占用 > 75% → 严重拥塞
  → 解决：降低设计密度，或加 Pblock 约束把不相关的 IP 分开放
  → 极端情况：升板子（XC7Z020 的 LUT 只有 53200，换 XC7Z045 有 218600）

  D) 时钟约束不正确：
  → XDC 里是否有 create_clock 约束（FCLK_CLK0）？
  → 是否有漏约束的时钟（设计里有但 XDC 没有 create_clock）？
  → 运行 report_clock_interaction 看跨时钟域情况

Step 3: 时序收敛技巧
  → Vivado Strategy：Tools → Settings → Implementation → 
    改 Strategy 为 "Performance_ExplorePostRoutePhysOpt"（更激进的优化）
  → 对关键模块用 Floorplanning 约束（Pblock）
  → 对 DSP48 密集的路径加 DSP_CASCADE_REG pragma（HLS）或 REG_BALANCING 属性

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3. 性能优化技巧精要

3.1 PS 侧：使能所有缓存加速

/* PS 启动后，确认以下缓存配置已生效（通常 U-Boot 和内核已自动使能） */

/* 检查 L1/L2 cache 状态（在 Linux 用户态） */
// cat /sys/devices/system/cpu/cpu0/cache/index0/size  →  L1 D-Cache: 32KB
// cat /sys/devices/system/cpu/cpu0/cache/index2/size  →  L2: 512KB

/* SCU（Snoop Control Unit）使能：允许双核 cache 一致性 */
// SCU 在 boot 阶段由 FSBL 使能，不需要手动操作
// 验证：cat /proc/cpuinfo | grep "processor" → 应看到 processor 0 和 1

/* ACP（Accelerator Coherency Port）使能：让 PL DMA 走 ACP 端口 */
// ACP 优势：DMA 数据直接进 L2 cache，PS 读时不需要 invalidate
// 使能方式：在 Vivado Block Design 里把 PL DMA IP 的 AXI Master 连到 PS7.S_AXI_ACP
//   注意：ACP 端口带宽约 600 MB/s，不如 HP 端口（~1200 MB/s）
//   选择依据：数据量小但频繁访问 → ACP（减少 cache miss）
//             数据量大批量传输 → HP 端口（最大带宽）

HP 端口 vs GP 端口 vs ACP 端口对比：

端口	类型	带宽（理论）	特性	适用场景
M_AXI_GP0 / GP1	32-bit AXI3 Master	~600 MB/s	CPU 发起，访问 PL	控制寄存器读写
S_AXI_HP0-HP3	64-bit AXI3 Slave	~1200 MB/s	PL 发起，访问 DDR	高速 DMA（视频、ADC）
S_AXI_ACP	64-bit AXI3 Slave	~600 MB/s	PL 发起，走 L2 cache	频繁小块数据传输
S_AXI_GP0 / GP1	32-bit AXI3 Slave	~300 MB/s	CPU 发起，访问 PL	低速 IP 控制

3.2 PL 侧：时序优化三板斧

/* 1. 流水线（PIPELINE）：提高吞吐，代价是增加延迟 */
// 示例：FIR 滤波器流水线化
// 不加流水线：一个输入需要 N 个 cycle（N 阶滤波器），吞吐 1/N
// 加流水线：每个 cycle 都有新输入，延迟 N cycle，吞吐 1（全速）
// 在 HLS 里：#pragma HLS PIPELINE II=1
// 在 RTL 里：在每两级运算之间插入 reg

/* 2. 资源共享（RESOURCE SHARING）：用时分复用降低面积 */
// 同一个 DSP48 在不同 cycle 做不同乘法
// 代价：降低并行度，增加延迟
// 用途：当 DSP 资源不足时（XC7Z020 只有 220 个 DSP）

/* 3. 时序约束辅助综合（Constraint-Guided Synthesis） */
// 在 XDC 里指定关键路径的 multicycle path：
//   如果两个模块之间的数据每 2 个 cycle 才更新一次：
//   set_multicycle_path -setup -from [get_cells slow_src_reg*] \
//                       -to [get_cells fast_dst_reg*] 2

3.3 PS-PL 接口：带宽选择决策树

3.4 Linux 实时性优化

措施	效果	操作
PREEMPT_RT patch	中断延迟从 ~500μs → ~50μs	PetaLinux kernel config 里选 PREEMPT_RT_FULL
CPU affinity	实时线程独占 CPU1	pthread_setaffinity_np() 或 taskset
中断亲和	把非实时中断绑到 CPU0	echo 1 > /proc/irq/N/smp_affinity
isolcpus	内核调度器不用 CPU1	kernel cmdline 加 isolcpus=1
关闭 CPU 频率缩放	避免 DVFS 引起延迟抖动	echo performance > /sys/devices/.../scaling_governor
大页内存	减少 TLB miss	echo 64 > /proc/sys/vm/nr_hugepages

实测效果（Pynq-Z2，cyclictest 测量）：

配置	最大延迟	99.9% 延迟
默认内核（无 RT）	~500 μs	~200 μs
PREEMPT_RT + isolcpus=1	~80 μs	~45 μs
PREEMPT_RT + isolcpus=1 + FreeRTOS CPU1	~10 μs（CPU1）	~8 μs

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4. 行业趋势与进阶路线

4.1 从 Zynq-7000 出发的升级路径

Zynq-7000 → UltraScale+ MPSoC 的主要迁移工作：

变化点	Zynq-7000	UltraScale+ MPSoC	迁移难度
CPU	Cortex-A9 × 2	Cortex-A53 × 4 + Cortex-R5 × 2	中（ARM64 指令集）
实时处理	FreeRTOS on A9	R5 专用实时处理器	低（FreeRTOS API 相同）
PL 架构	7-series LUT/FF	UltraScale LUT/FF/DSP	低（HDL 不变）
工具链	Vivado + SDK	Vivado + Vitis	中（Vitis 新 UI）
操作系统	PetaLinux 32-bit	PetaLinux 64-bit（AARCH64）	低（命令相同）
引导	FSBL + U-Boot	PMUFW + FSBL + ATF + U-Boot	中（多了 ATF/PMU）

4.2 Vitis 统一平台

Vitis 2023.2 是当前版本（本系列使用）。Vitis 统一了以前分散的工具：

• Vitis Classic：原 Vivado + SDK，嵌入式开发
• Vitis HLS：原 Vivado HLS，C/C++ → RTL
• Vitis AI：神经网络部署框架（第 21 篇）
• Vitis Unified IDE（新）：2023.2 引入，Eclipse-based IDE 逐步迁移到 VS Code-based

迁移建议：如果你目前用 SDK/XSDK 开发裸机应用，尽快迁移到 Vitis Classic（接口不同但功能等价）。2024 年之后 AMD 会停止更新 SDK。

4.3 职业发展路线图

入门阶段（0-1 年）
    ↓
    掌握本系列第 01-14 篇内容
    能独立完成：Vivado Block Design → PetaLinux → Linux 驱动
    代表项目：完成一个端到端的 AXI DMA 数据采集系统

中级阶段（1-3 年）
    ↓
    掌握第 15-20 篇（HLS / OpenAMP / FreeRTOS）
    参与实际产品开发：工业控制器 / 视频处理 / 通信设备
    掌握：时序收敛、DFT（设计可测试性）、布局规划
    方向分叉：
        A. 偏软：嵌入式 Linux 深耕（内核驱动 / 实时系统 / BSP 定制）
        B. 偏硬：FPGA 逻辑设计深耕（时序约束 / IP 设计 / 形式验证）

高级阶段（3-7 年）
    ↓
    系统架构师：能设计完整的 SoC 系统（划分 PS/PL 边界、定义 IP 接口规范）
    跨域能力：同时懂软件（Linux 内核）和硬件（RTL 设计）
    主导方向：
        A. 转向 ASIC：FPGA → ASIC Prototype → Tape-out 流程（熟悉 DFT / PR / 签核）
        B. 深入 AI 硬件：Versal AI Engine 编程 / 自定义神经网络加速器
        C. 架构咨询：作为外部架构顾问参与产品立项

ASIC 转型路径（如果选 A）
    ↓
    FPGA 经验 → 数字 IC 前端（RTL 设计 / 综合 / 形式验证）
    补课：UVM 验证方法学 / 静态时序分析（PrimeTime）/ 低功耗设计
    工具迁移：Vivado → Synopsys DC / Cadence Innovus
    必读：《数字集成电路——电路、系统与设计》（Rabaey）

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5. 推荐资源

类型	名称	地址 / 说明
官方文档	UG585 Zynq-7000 TRM	docs.amd.com 搜 UG585，3700 页
官方文档	UG1144 PetaLinux 参考手册	每年随工具链更新，2023.2 版最新
官方文档	UG909 Vivado 时序约束	XDC 约束语法权威参考
社区论坛	AMD/Xilinx 技术社区	community.amd.com
社区论坛	FPGA4Fun	fpga4fun.com，入门级项目教程
开源项目	Alex Forencich 以太网 IP	github.com/alexforencich/verilog-ethernet
开源项目	ZipCPU 博客	zipcpu.com，形式验证与 AXI 协议深度文章
书籍	《Xilinx FPGA 权威设计指南》(Clive Maxfield)	FPGA 基础到进阶
书籍	《Embedded Linux Development Using Yocto》	PetaLinux/Yocto 深度参考
在线课程	Vitis HLS 官方教程	xilinx.github.io/Vitis-Tutorials
内核源码	Linux kernel Xilinx 分支	github.com/Xilinx/linux-xlnx，驱动源码参考

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6. 系列总结

29 篇，从一块 Pynq-Z2 开发板出发，走完了：

第一个里程碑（篇 01-07）：能写 Verilog，能用 Vivado Block Design 把 IP 拼起来，能生成 Bitstream 下载到板子。这是 FPGA 开发的地基。

第二个里程碑（篇 08-14）：能在 Zynq 上跑 PetaLinux，能写 Linux 驱动访问 PL IP，能用 DMA 搬数据。这是 PS-PL 协同开发的基础。

第三个里程碑（篇 15-20）：能用 HLS 把算法变成 IP，能在双核上跑 FreeRTOS + Linux，能做协同仿真。这是从”能用”到”能优化”的转变。

第四个里程碑（篇 21-29）：能部署神经网络，能接入工业协议，能做 CI/CD 工程化管理，能独立完成完整的产品级项目。这是从”工程师”到”能独当一面的工程师”的转变。

这个系列没有讲完的话题（留给未来）：

• FPGA 原型验证（用 Zynq 做 ASIC 原型）
• 多 FPGA 系统（AURORA 总线互连）
• Vivado TCL 元编程（参数化 Block Design）
• PCIe 在 Zynq 上的应用
• 嵌入式安全（TrustZone + 安全启动）

Zynq 这条路没有尽头。这个系列只是一个起点，让你有足够的基础去探索更深的方向。

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参考资料

文档号 / 来源	名称	用途
UG585	Zynq-7000 All Programmable SoC TRM	全系列最核心参考文档
UG1144	PetaLinux Tools Reference Guide 2023.2	PetaLinux 工具链权威参考
UG909	Vivado Design Suite User Guide: Constraints	XDC 约束语法、时序约束
PG201	Zynq UltraScale+ MPSoC Product Tables and Product Selection Guide	升级路径、型号选择
AM011	Versal ACAP Product Selection Guide	Versal 产品系列概览
UG1400	Vitis Unified Software Platform Documentation	Vitis 工具链参考

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《Zynq FPGA 嵌入式系统设计实战》系列就此收官，共 29 篇。 如果这个系列对你有帮助，欢迎在评论区留言——特别是你在实际项目中遇到的、这里没有覆盖到的坑。