第11篇：高速光模块 PCB 设计——SI、PI 与 EMI 的三角平衡

系列：光通信模组技术专栏 · 第11篇 | 难度：中高级工程师

光通信模组剖面解释图：外壳、PCB、DSP芯片、TOSA、ROSA、光纤接口和散热结构 — 图：把光通信模组先看成一个系统级物体：外壳、PCB、DSP/驱动、TOSA/ROSA、光纤接口和热路径共同决定最终规格。

引言

光模块内的印制电路板面积不大，却需要同时承载高速差分信号（PAM4/NRZ）、多路低噪声模拟电源、数字控制总线，以及对电磁辐射极为敏感的光电器件。当单通道速率进入 400G PAM4 区间，符号速率达到 53 Gbaud，信号奈奎斯特频率超过 26 GHz，PCB 设计稍有失误就会导致眼图劣化、抖动超标，乃至 EMI 无法通过认证。

信号完整性（SI）、电源完整性（PI）与电磁干扰（EMI）是光模块 PCB 设计的三个核心维度，三者之间相互制约，任何单维度的优化都可能恶化其他两个维度。本文系统梳理这三个维度的设计逻辑和工程规则。

高速光模块 PCB：SI/PI/EMI 三域约束总览

一、光模块 PCB 的电气架构

信号分类与分区

光模块 PCB 上的信号大致可分为四类：

高速差分数据：主机侧连接器到 DSP/CDR，再到激光驱动器（TX 方向）或从 TIA 到 CDR/DSP（RX 方向），速率覆盖 25 Gbps NRZ 到 53 Gbps PAM4 每通道；
低速控制总线：I²C、SPI、MDIO 等，频率从几百 kHz 到几十 MHz，电气要求相对宽松，但需关注 EMI 与抗干扰；
模拟监控信号：温度传感器、光功率监控（ADC 输入），对共模噪声敏感；
电源网络：3.3 V 主供、内部 1.8 V/1.0 V DC-DC 输出、TEC 驱动电流，纹波和噪声要求各有不同。

四类信号在同一块 PCB 上共存，布局分区规划是避免相互干扰的第一道防线。

叠层设计原则

高速光模块 PCB 常用 4 到 8 层叠层，核心原则只有一条：高速差分对必须有连续完整的参考地平面紧邻（相邻层），任何情况下不允许分割缝横穿高速信号的参考平面下方。

典型 6 层叠层：顶层走高速差分和器件贴装，紧贴第 2 层连续地平面；第 3 层布低速控制和电源走线；第 4 层为电源平面（分区）；第 5 层为地平面；底层用于器件贴装和少量辅助走线。

二、信号完整性（SI）

差分阻抗控制

高速光模块接口的差分阻抗目标通常为 100 Ω（以 QSFP-DD、OSFP 等 MSA 规范为准），由介质厚度 H、线宽 W、铜厚 T、介电常数 Dk 共同决定。PCB 生产后需通过 TDR（时域反射计）抽检验证，公差通常要求 ±10%。

差分对截面与过孔背钻优化

插入损耗与基材选择

53 Gbaud PAM4 信号的奈奎斯特频率达到约 26.5 GHz。在这个频率下，普通 FR-4（介电损耗因子 Df ≈ 0.020）会带来显著的信号衰减。工程上，超过约 20 mm 的走线长度就需要认真考虑材料升级：

25G NRZ 应用：改良型 FR-4（低卤素，Df 约 0.010）在合理走线长度内通常够用；
53 Gbps PAM4 应用：几乎必须使用低损耗基材（Df ≤ 0.004 @ 10 GHz），如多种商用高频/低损耗板材产品；
判断依据：以仿真工具预测目标走线长度下的插入损耗，对照均衡器（CTLE + DFE）的补偿能力决定材料选型。

过孔的高频处理

过孔在高频下表现为容性或感性阻抗不连续点，未处理的过孔残余短截线（Stub）会在某个频率产生谐振，在 S21 曲线上形成明显凹陷：

背钻（Back Drilling）：去除 Stub，可将 15 GHz 以上的插入损耗平坦度改善数 dB；400G PAM4 设计中，超出一定长度的 Stub 通常必须背钻；
HDI 盲孔：从表层到特定层，无 Stub，效果最优，但加工成本较高；
反焊盘优化：适度增大地平面层的反焊盘可减少过孔容性，但会减弱参考平面连续性，需权衡。

差分过孔对之间的间距和对称性也需与走线保持一致，否则会产生共模噪声（差分到共模的模式转换），既影响 SI，也直接恶化 EMI。

差分对布线规则摘要

差分对内等长控制：高速场景通常要求 ±5～10 mil 以内；
蛇形补偿绕线段间距：至少 3 倍线宽，避免自耦合（Accordion Effect）；
弯角：45° 斜角或圆弧，避免直角带来的局部阻抗突变；
TX/RX 对之间隔离：保持足够间距或增加地隔离槽，防止串扰（NEXT/FEXT）。

三、电源完整性（PI）

光模块的电源噪声敏感器件

光模块中最容易被电源噪声干扰的器件：

TIA（跨阻放大器）：前端噪声电流密度极低（pA/√Hz 量级），电源纹波会通过 PSRR 耦合进入接收信号；
LD 偏置电源：偏置电压纹波直接调制光功率，产生相对强度噪声（RIN），恶化发射端 OMA；
DSP/CDR 的 PLL 电源：VCO 电源噪声转化为相位噪声，升高输出抖动（Phase Jitter）。

去耦电容的层次策略

去耦电容分为体电容（10～100 μF，低频储能，置于模块入口）、中频去耦电容（100 nF～1 μF，每个 IC 电源引脚附近 3～5 mm）、高频去耦（10 nF～100 nF，紧贴引脚）和超高频去耦（0201 封装 1 nF，贴片位置决定效果）。

核心工程原则：位置比容值更重要。 去耦电容到 IC 引脚之间的 PCB 走线和过孔带来寄生电感，每增加 1 nH 电感，有效去耦谐振频率降低约一半。选择 0201 甚至 01005 封装并尽量缩短走线，远比堆砌大容值更有效。

PDN 阻抗目标与仿真

对于 400G 及以上模块，推荐进行电源分发网络（PDN）频域阻抗仿真，目标是在关键频段内将 PDN 阻抗控制在目标值以下：

公式/步骤： Z_target = ΔV_allowable / I_transient 示例：1.0 V 核心电压允许 5% 纹波，2 A 瞬态电流 → Z_target = (1.0 × 0.05) / 2 = 25 mΩ

不同电源轨的目标频段不同：DSP 核心电压关注 DC～1 GHz，PLL 电源关注 1 MHz～500 MHz。仿真工具（如 Cadence Sigrity、Ansys SIwave）可以识别出 PDN 阻抗的谐振峰并指导去耦网络优化。

电源分区与隔离

模拟电源（TIA 供电、LD 偏置）与数字电源（DSP 数字核、驱动器）之间，通常用铁氧体磁珠（Ferrite Bead）或 0 Ω 电阻隔离，防止数字开关噪声污染模拟通道。TEC 驱动电流（百毫安到安培级，PWM 控制）必须有独立的滤波网络，远离高频模拟区域走线。

四、电磁干扰（EMI）

EMI 主要来源

光模块的电磁辐射主要来自：

差分信号的共模分量：差分对不对称、过孔模式转换产生的共模电流是最主要的辐射源；
时钟谐波：DSP 内部高频时钟的谐波在走线上形成有效天线；
DC-DC 开关节点：高 dV/dt 的开关节点通过寄生路径向外辐射；
外壳缝隙：连接器开口、散热孔等缝隙在高频下等效为缝隙天线。

抑制措施

布线层面：差分对采用紧密耦合（线间距约等于线宽），利用差分电流相互抵消降低辐射；避免产生孤立的高速单端走线；关键时钟节点用地包围（Guard Ring）。

地平面层面：禁止任何高速信号路径下方的参考地存在分割缝；地过孔（Via stitching）在高速区域周围密集排列，推荐间距小于最高关注频率对应波长的 1/20，使各层地平面低阻抗互联。

屏蔽层面：模块金属外壳与 PCB 地通过多点弹片或接地螺钉低阻抗接触；敏感模拟区域（TIA 输入、PLL）可加装片上屏蔽盖（Shield Can）。

滤波层面：控制总线（I²C、SPI）在进入模块前通过 ESD 滤波阵列；DC-DC 输出端增加共模扼流圈。

SI、PI 与 EMI 的权衡关系

三者之间的设计张力是高速 PCB 设计的核心矛盾：去耦电容越密越有利于 PI，但密集过孔形成的低阻抗回路可能增加辐射（EMI 恶化）；地平面孔洞若为了改善 PI 解耦，会破坏 SI 参考平面（SI 恶化且 EMI 恶化）；差分线宽增大降低走线损耗（SI 改善），但增大了有效天线面积（EMI 风险增加）。

解决之道是系统级协同仿真，在 EDA 工具中同时建模三个维度，基于仿真结果迭代，而非仅凭经验规则做单维度优化。

五、高速光模块 PCB 设计 Checklist

信号完整性

差分阻抗目标（以对应 MSA/IEEE 规范为准）±10%，TDR 抽检验证
高速走线选用低损耗基材（Df ≤ 0.004 @ 10 GHz）
53 Gbaud 场景：过孔 Stub 已背钻或改用盲孔
差分对内等长 ±5～10 mil，组间等长以协议规范为准
TX/RX 差分对满足隔离要求，串扰验证通过

电源完整性

每个 IC 电源引脚附近 5 mm 内放置高频去耦（0201 或更小）
PDN 阻抗仿真：关键频段 Z ≤ Z_target
模拟/数字电源磁珠隔离，分区清晰
TEC 驱动电源独立滤波，远离高频模拟走线

电磁兼容

无高速信号跨越地/电源平面分割缝
Via stitching 间距＜ λ/20（最高关注频率）
屏蔽外壳与 PCB 地多点低阻抗接触
DC-DC 开关节点面积最小化，远离 TIA 和 PLL 区域

工程视角总结

高速光模块 PCB 设计的难点不在于任何单一规则，而在于在极其有限的面积内同时满足三个维度的约束，且这三个维度之间存在天然的矛盾。400G 时代的工程实践表明，单靠经验规则很难覆盖所有场景，系统级 EDA 仿真（SI + PI + EMI 协同）配合首板实测闭环，是目前可靠度最高的设计方法。

理解 SI、PI、EMI 三角关系，并在设计早期就把三者纳入统一框架讨论，是高速光模块 PCB 工程师最核心的能力。

引言