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28 May 10, 2026 Optical Module

光模块标准与命名：SR、DR、FR、LR、ZR 到底在说什么？

专栏：光通信模组技术深度解析 · 第 04 篇光模块世界的型号命名乍看像一串密码：`400GBASE-DR4`、`QSFP-DD 800G SR8`、`400ZR QSFP-DD`……

29 May 10, 2026 Optical Module

光源器件：从 VCSEL、DFB、EML 到可调谐激光器

专栏：光通信模组技术深度解析 · 第 05 篇任何一条光通信链路，都从一个光子开始。而制造这个光子的，就是光源器件——激光器。光源的选择几乎决定了光模块的全部设计约束：调制速率、传输距离、功耗、成本、封装体积，以及能否在 WDM 系统中精确对准频率栅格。没有合适的光源，再好的接收端和 DSP 都无从

30 May 10, 2026 Optical Module

第 06 篇：光探测器与接收链路——从光子到比特

系列导读**：本文是《光通信模组设计》系列第 06 篇。光信号经光纤传输后，需要被高效、低噪声地转换为电信号，再经过放大、均衡、判决等处理，最终恢复出数字比特流。这一过程涉及光探测器（PIN、APD）、跨阻放大器（TIA）和后端 DSP 等关键模块。本文系统梳理接收链路的工作原理与设计要点。

31 May 10, 2026 Optical Module

第 07 篇：调制器与高速驱动——让光信号"说话"

系列导读**：本文是《光通信模组设计》系列第 07 篇。发送端的核心任务是将高速电信号高效地调制到光载波上。本文深入讲解主流调制器技术（EAM、MZM、IQ 调制器）、PAM4 信号的生成原理，以及高速驱动电路（Driver IC）的设计要点。

32 May 10, 2026 Optical Module

第 08 篇：无源光器件——光路的"管道工程师"

系列导读**：本文是《光通信模组设计》系列第 08 篇。无源光器件不需要外部供电即可工作，却在光通信系统中承担着信号分路、合路、波长选择、方向控制等不可或缺的功能。本文重点介绍 WDM 滤波器、阵列波导光栅、PLC 分路器、光隔离器和环形器的工作原理与应用，并梳理硅光平台上的无源器件集成趋势。

33 May 10, 2026 Optical Module

第 09 篇：TOSA 与 ROSA——光模块的核心子系统

系列导读**：本文是《光通信模组设计》系列第 09 篇。在任何一款光收发模块内部，TOSA（发射光学子组件）和 ROSA（接收光学子组件）几乎决定了整机的光电性能天花板。本文聚焦于 TOSA/ROSA 的内部构造、光耦合机制、关键工艺节点，以及从 TO-CAN 到硅光集成的演进路径。

34 May 10, 2026 Optical Module

第 10 篇：光学封装与耦合——从材料到可靠性

系列导读**：本文是《光通信模组设计》系列第 10 篇。光学封装是将光芯片、光学元件与电气接口可靠组装在一起的工程学科，横跨精密机械、材料科学、光学工程与微电子制造。它是光通信模组良率和可靠性的核心决定因素。本文系统梳理主动/被动对准工艺、关键材料选择、硅光封装特殊挑战，以及可靠性测试体系。

35 May 10, 2026 Optical Module

第11篇：高速光模块 PCB 设计——SI、PI 与 EMI 的三角平衡

系列：光通信模组技术专栏 · 第11篇 | 难度：中高级工程师光模块内的印制电路板面积不大，却需要同时承载高速差分信号（PAM4/NRZ）、多路低噪声模拟电源、数字控制总线，以及对电磁辐射极为敏感的光电器件。当单通道速率进入 400G PAM4 区间，符号速率达到 53 Gbaud，信号奈奎斯特频率

36 May 10, 2026 Optical Module

第12篇：光模块热设计——功耗密度时代的热路径工程

系列：光通信模组技术专栏 · 第12篇 | 难度：中高级工程师光模块的功耗密度正在持续上升。速率的每一次跃升不仅意味着更多高速通道，还意味着更复杂的 DSP 处理、更高的驱动电流，以及更多热量在几乎相同的封装体积内积聚。

37 May 10, 2026 Optical Module

第13篇：光模块电源管理与数字诊断监控（DDM / CMIS）

系列：光通信模组技术专栏 · 第13篇 | 难度：中级工程师 / FAE现代数据中心的光模块以千计部署。一支模块悄然劣化——发射功率缓慢下滑、接收端信噪比趋近阈值——若没有实时的内部诊断数据，运维团队几乎无从察觉，直到链路完全中断才能告警。

38 May 10, 2026 Optical Module

第14篇：DSP 均衡、CDR 与前向纠错（FEC）——高速光模块的数字大脑

系列：光通信模组技术专栏 · 第14篇 | 难度：中高级工程师10G NRZ 时代，光模块的接收端只需要一个限幅放大器（LA）加上简单的滤波，就能保证误码性能。当单通道速率跨越到 50G PAM4（25 GBaud）乃至 100G PAM4（50 GBaud），这条路走到了尽头——符号间干扰（ISI

39 May 10, 2026 Optical Module

第15篇：光模块测试与测量——眼图、BER、TDECQ 与一致性验证

系列：光通信模组技术专栏 · 第15篇 | 难度：中高级工程师 / 测试 FAE光模块研发完成之后，如何知道它"够好"？如何让不同厂商的模块在同一台交换机上可靠互操作？答案是一套系统化的测试与测量体系。

40 May 10, 2026 Optical Module

第16篇：光模块可靠性与失效分析——HTOL、FMEA 与失效闭环

本文是「光通信模组设计」系列第16篇。可靠性是光模块从实验室走向规模量产、从数据中心短距互连延伸到海底长途骨干的核心保障。本文系统梳理失效物理基础、加速寿命测试（HTOL）、失效模式与影响分析（FMEA），以及从现场失效到工程改进的全闭环流程。

41 May 10, 2026 Optical Module

第17篇：硅光、III-V 族半导体与异质集成——光子集成电路的材料之争

本文是「光通信模组设计」系列第17篇，聚焦光子集成电路（PIC）的核心材料平台：硅光（Silicon Photonics，SiPh）、III-V 族化合物半导体（以 InP 为代表）以及异质集成路线的技术特征、工程权衡与产业应用现状。文中技术判断以 OIF、IEEE 802.3、ITU-T G.69

42 May 10, 2026 Optical Module

第18篇：CPO、LPO 与 NPO——光学封装范式的三岔路口

本文是「光通信模组设计」系列第18篇，系统梳理共封装光学（CPO）、线性可插拔光学（LPO）和近封装光学（NPO）三种封装范式的架构原理、技术权衡与标准化进展，以 OIF、Ethernet Alliance、IEEE 802.3 等公开标准为引用边界。

43 May 10, 2026 Optical Module

第19篇：数据中心、5G 与长距传输——不同场景下的光模块设计取舍

本文是「光通信模组设计」系列第19篇。光模块没有"万用型"最优解，每种应用场景都有其独特的约束条件，驱动截然不同的设计取舍。本文从数据中心内部互连、5G 前传/中传/回传、长距陆缆传输和海底电缆系统四个典型场景出发，系统梳理各场景的需求特征与对应的技术选择，以 IEEE 802.3、OIF、ITU-

第20篇：如何读懂光模块规格书——从参数到工程判断的实用指南

本文是「光通信模组设计」系列第20篇，也是本专栏的收官之作。一份光模块的 Datasheet（规格书）往往密布着缩写、条件脚注和相互关联的参数表格，初学者很容易迷失。本文从工程实践角度，系统讲解规格书的结构、核心参数的物理含义、关键参数之间的关联逻辑，以及如何结合标准规范（IEEE 802.3、OI

44 Apr 28, 2026 FPGA

FPGA开源工具 +7

开源 FPGA 01｜iCEstick 开箱第一个项目：全开源工具链点灯到 UART

用 Lattice iCE40HX1K（iCEstick）从零搭起全开源 FPGA 工具链：Yosys 综合、NextPnR 布局布线、IceStorm 烧写。从 blinky 到 UART echo，含完整 Verilog 代码、.pcf 约束、工具链命令流、资源报告，以及与 Vivado 工作流的实测对比。本篇是系列起点，无需任何闭源工具。

45 Apr 28, 2026 FPGA

FPGA开源工具 +6

开源 FPGA 02｜时序收敛实战：NextPnR 约束、关键路径分析、违例修复

时序违例是 FPGA 开发最常见的绊脚石。本篇用一个 8-bit 乘法器制造真实的 setup violation，再用 nextpnr --report timing.json 提取关键路径，Python 脚本定位 worst path，最后通过插流水线将 Fmax 从 62 MHz 提升到 98 MHz。含 ECP5 vs iCE40 时序引擎差异对比，3 处深坑详解。

46 Apr 28, 2026 FPGA

FPGA形式验证 +6

开源 FPGA 03｜形式验证入门：SymbiYosys + SMT 证明你的 RTL 永不出错

仿真是抽样，形式验证是穷举证明。本篇用 SymbiYosys + Bitwuzla 对一个同步 FIFO 进行形式验证，用 assert/assume/cover 写属性，2 秒内发现 100 小时随机测试找不到的 bug。含完整 .sby 配置、FIFO 代码、BMC vs Induction 对比、counterexample VCD 解读，以及 3 处避坑。

47 Apr 28, 2026 FPGA

FPGALiteX +7

开源 FPGA 04｜LiteX SoC 深潜：VexRiscv CPU + DDR3 + Ethernet 全配置

用 Python 在 ECP5 上构建一个完整 SoC：VexRiscv RISC-V 软核 CPU + LiteDRAM DDR3 控制器 + LiteEth 以太网 + UART + SPI Flash。含完整 Python SoC 定义代码、litex_sim 跑 Linux 的 dmesg、~8000 LUT 综合结果、LiteDRAM 实测 600 MB/s 带宽，以及与 Zynq PS 硬核 DDR 的代价对比。

48 Apr 28, 2026 FPGA

FPGAcocotb +7

开源 FPGA 05｜cocotb 仿真：Python 写测试台，告别 Verilog testbench

用 Python coroutine 驱动 FPGA 仿真：cocotb 通过 VPI 接口连接 iverilog/Verilator，让你用 pytest 风格的代码测试 RTL。本篇完整测试第 01 篇的 UART TX 模块，对比 iverilog 和 Verilator 的仿真速度（1x vs 10-50x），用 hypothesis 做随机属性测试，含覆盖率驱动测试和 3 处深坑。

49 Apr 28, 2026 FPGA

FPGAECP5 +7

开源 FPGA 06｜ECP5 + ULX3S 实战：HDMI 输出 + SD 卡 + ESP32 协同

用开源工具链驱动 ECP5-85F（ULX3S 开发板）同时跑 HDMI 640x480@60Hz 输出、SD 卡 SPI 读写、ESP32 协同通信。完整 TMDS encoder Verilog、SD 卡状态机、ESP32 握手协议，以及三外设共存时资源占用分析（~2000/85000 LUT）。

50 Apr 28, 2026 FPGA

FPGA高云 +8

开源 FPGA 07｜国产 FPGA 上手：高云 Tang Nano 9K 开源工具链全流程

用 apicula + nextpnr-gowin + openFPGALoader 跑通高云 GW1NR-9C（Tang Nano 9K）的完整开源工具链流程：点灯、UART、PSRAM HyperBus 控制器、HDMI 输出。附中国 FPGA 市场格局（高云/安路/紫光同创/复旦微）对比表，以及 apicula 2024 年进展与时序覆盖度现状。

51 Apr 28, 2026 FPGA

FPGAHLS +7

开源 FPGA 08｜开源 HLS：Bambu + Vitis HLS 对比，C→RTL 不花钱

用同一个 8-tap FIR 滤波器 C 函数，在 Bambu HLS（开源，MIT 协议）和 Xilinx Vitis HLS 各综合一次，对比延迟（II）、资源（LUT/DSP/FF）和所需 pragma。评估开源 HLS 的实用性：何时值得用，何时别碰。Bambu → Yosys → nextpnr 全流程打通。

52 Apr 28, 2026 FPGA

FPGAMicroLED +8

开源 FPGA 09｜MicroLED 驱动控制器：从需求到 FPGA 实现（工程实战）

用 iCE40 FPGA 实现完整的 MicroLED 驱动控制器原型：SPI Slave 接收主控命令，16 路独立 12-bit PWM，I2C 读 TMP117 温度传感器，过温/开路/短路故障检测。~500 LUT 综合可行，cocotb 验证 PWM 精度。附 FPGA 原型→ASIC 流片路线图。

53 Apr 28, 2026 FPGA

FPGACI/CD +8

开源 FPGA 10｜FPGA 的 CI/CD：GitHub Actions 自动综合+仿真+时序报告

用 GitHub Actions + Docker 把 Yosys 综合、nextpnr 时序分析、cocotb 仿真串成完整 CI/CD 流水线。PR 自动检查 Fmax 是否达标，自动生成资源占用报告，时序不达标则 fail PR。附完整 fpga-ci.yml、成本分析、开源 FPGA 系列回顾表与后续学习路线。

54 Apr 28, 2026 FPGA

FPGAZynq +4

Zynq 实战 01｜架构导论：把 Zynq-7000 拆开看清楚

不背概念、不堆术语，从一颗真实的 XC7Z020 出发，把 Zynq-7000 的 PS、PL、AXI 互联结构拆到能落到工程上的颗粒度。包括真实的资源数字、AXI 端口实测带宽、OCM/DDR/Cache 层级、以及如何按需求选型。

55 Apr 28, 2026 FPGA

Zynq 实战 02｜开发环境搭建：Vivado / Vitis / PetaLinux 2023.2 一次装好不踩坑

从零搭 Zynq-7000 工具链的真实记录：Vivado 2023.2 裁剪安装省 70GB 空间、WebPack 免 License 激活流程、Vitis Unified vs Classic 的取舍、PetaLinux 2023.2 在 Ubuntu 22.04 上 5 个高频依赖坑（dash/bash、locale、libtinfo5 等）、USB-JTAG cable_drivers 安装、Pynq-Z2 上电首次 xsdb 握手验证，以及让工程目录不乱的组织方案。

56 Apr 28, 2026 FPGA

Zynq 实战 03｜Vivado 基础设计流程：从空工程到点亮 LED 全流程手册

不绕弯子，直接上手。本文覆盖 Vivado 2023.2 工程类型的真实取舍（RTL Project vs Tcl 可重现 flow），Pynq-Z2 board file 安装路径与坑点，IP Integrator 搭最小 PS + AXI GPIO 系统的完整步骤，真实 Pynq-Z2 LED 引脚 XDC 约束（R14/P14/N16/M14），Synthesis vs Implementation 的底层差异与 log 解读，以及最重要的 write_project_tcl 重建脚本让工程可被版本控制。

57 Apr 28, 2026 FPGA

Zynq 实战 04｜PS 配置详解：时钟链、DDR timing、MIO 管脚映射全解

从 Vivado Block Design 里双击 ZYNQ7 PS IP 开始，逐 tab 拆解：ARM_PLL 如何把 33.333MHz 变成 666MHz CPU 时钟；Pynq-Z2 上两片 MT41K256M16 的 DDR3-1066 timing 参数怎么填（CL=7, tRCD=7, tRP=7, tRFC=260ns）；Bank 500/501 电压差异与 MIO 真实管脚映射；IRQ_F2P 16-bit Concat 的 GIC ID 陷阱；以及 Pynq-Z2 没有官方 Board Preset 时该怎么办。

58 Apr 28, 2026 FPGA

FPGAZynq +5

Zynq 实战 05｜AXI 协议深度解析：握手时序、Burst 对齐与 PS-PL 总线全通

不背协议定义，拆开 AXI4 的五大独立通道和 VALID/READY 握手机制，讲清楚 burst alignment、4KB 边界约束、WRAP burst 的真实用途。重点澄清 Zynq-7000 特有坑：PS 端 HP/GP 接口是 AXI3（burst 最大 16 拍），PL 端才是 AXI4（burst 最大 256 拍），AXI Interconnect IP 在中间负责协议转换。包含 Pynq-Z2 AXI 端口地址映射、AXI4-Lite 寄存器读写最小代码，以及 crossbar vs shared 拓扑的选取判断。

59 Apr 28, 2026 FPGA

Zynq 实战 06｜自定义 IP 核开发：从 AXI4-Lite 模板到可跑的 PWM 控制器

用 Vivado 2023.2 的 Create and Package New IP 向导生成 AXI4-Lite Slave 骨架，逐行拆解 Vivado 真实生成的 slv_reg0~3 模板，然后在此基础上实现一个可寄存器读写的 PWM 控制器 IP（周期/占空比/使能/状态 4 个寄存器），完整演示 IP Packager 端口配置、component.xml 路径、Block Design 实例化、Address Editor 地址分配，以及 Vitis 软件端用 Xil_Out32/In32 驱动的全流程。

60 Apr 28, 2026 FPGA

Zynq 实战 07｜硬件平台设计与验证：IP Integrator 全流程，从搭 Block Design 到导出 .xsa

手把手走完 Pynq-Z2 的 Block Design 全流程：ZYNQ7 PS + AXI GPIO + AXI Timer + 自定义 PWM IP 的搭建细节；Run Block Automation 内部干了什么；FCLK 时钟分发的两种方案；Concat IP 合并中断的唯一正确方式（IRQ_F2P 直接连多路会出什么问题）；Address Editor 地址段分配逻辑；Validate Design 红色错误真实含义；out-of-context 综合与 global 综合区别；完整 Pynq-Z2 .xdc 约束编写；最终生成 .bit 和 .xsa 给 Vitis。

61 Apr 28, 2026 FPGA

Zynq 实战 08｜PetaLinux 嵌入式 Linux 系统构建：从 XSA 到 BOOT.BIN 的完整踩坑指南

在 Ubuntu 22.04 上用 PetaLinux 2023.2 为 Pynq-Z2（XC7Z020）构建嵌入式 Linux 的完整流程：依赖安装、bash/dash 陷阱、内核配置（UIO_PDRV_GENIRQ / CMA / Xilinx DMA）、system-user.dtsi 设备树定制、rootfs 裁剪（dropbear SSH / python3）、petalinux-build 全流程、BOOT.BIN 打包结构、SD 卡启动与串口第一次登录。

62 Apr 28, 2026 FPGA

Zynq 实战 09｜FSBL 与 U-Boot 启动流程详解：从上电到 Linux 登录提示符的每一步

拆解 Zynq-7000 的四阶段启动链路：BootROM 读 Boot Mode Pins 决定启动源，FSBL 在 OCM 里完成 DDR/PLL/MIO 初始化并通过 PCAP 加载 PL bitstream，U-Boot 接管后加载 DTB 和内核。给出真实可用的 image.bif（含 destination_cpu=a9-0）、完整 U-Boot console 命令序列、以及在 Vitis 里定制 FSBL hooks 的具体改法。板子：Pynq-Z2（XC7Z020）。工具链：Vivado / Vitis 2023.2。

63 Apr 28, 2026 FPGA

Zynq 实战 10｜Linux 设备驱动开发基础：从字符设备骨架到 PWM IP 驱动上板

不讲'驱动框架很灵活'这种废话。本篇从 bus/device/driver 三角出发，写一个能编译能跑的字符设备驱动骨架，再对接第 06 篇的 PWM IP——probe() 里 platform_get_resource + ioremap，ioctl 设置周期/占空比/使能，remove() 正确释放；附完整 .bb recipe 把模块集成进 PetaLinux rootfs；覆盖 insmod/rmmod/dmesg 调试流、udev 权限规则、printk 等级。代码基于 PetaLinux 2023.2 / Linux 6.1，全部能编译。

64 Apr 28, 2026 FPGA

Zynq 实战 11｜PL 自定义 IP 的 Linux 驱动实战：UIO、/dev/mem 与内核驱动三条路

从 Vivado Address Editor 找到 PL IP 的物理地址，到 Linux 用户态直接控制硬件，详解三种访问路径——UIO（mmap 寄存器到用户态）、/dev/mem 快速调试、完整字符设备驱动——含可编译的 C 代码控制第 06 篇 PWM IP、真实 system-user.dtsi 设备树节点、cache 一致性陷阱、以及中断处理全流程。

65 Apr 28, 2026 FPGA

Zynq 实战 12｜AXI DMA 引擎驱动：dmaengine 把 PL 数据高速灌进 DDR

在 Vivado 里加 AXI DMA IP 并连接 HP0 端口，用 PetaLinux 打开 CONFIG_XILINX_DMA，写完整设备树节点和 dmaengine C 测试程序，实测 HP 端口 800 MB/s 吞吐，搞清楚 burst size、scatter-gather 对带宽的影响，以及 dma_alloc_coherent 和 dma_map_single 在 Zynq 上各自适用的场景。

66 Apr 28, 2026 FPGA

Zynq 实战 13｜VDMA + VTC + HDMI：搭一条 1080p 视频流水线

在 Pynq-Z2 上从零搭建 1080p60 视频流水线：Vivado Block Design 里串接 Test Pattern Generator、AXI VDMA、VTC 和 HDMI Tx 子系统；配置 VTC 时序参数（H total 2200 / V total 1125 / pixel clock 148.5 MHz）；搞清楚 VDMA Free-running 和 Frame-locked 两种模式；用裸机或 Linux 控制 VDMA 寄存器；分析带宽核算（373 MB/s）；以及撕裂、画面偏移、Genlock 三大常见故障的排查方法。

67 Apr 28, 2026 FPGA

Zynq 实战 14｜AXI-Stream 实战：高速 ADC 采集与流式 DSP

从协议握手到完整系统：详解 AXI4-Stream 五条信号线的时序，自己写一个 sin 波 Stream Master IP 模拟 ADC 输出（可替换 LTC2308/AD9226），经 FIFO Generator 缓冲后用 AXI DMA S2MM 写进 DDR；分析 100 Msps × 16-bit = 200 MB/s 的可行性和 HP 端口必要性；实现 TLAST 切包逻辑；背压测试；在流上串 FIR 滤波器 IP（Xilinx FIR Compiler）做实时 DSP；实测吞吐和丢样统计。

68 Apr 28, 2026 FPGA

Zynq 实战 15｜Vitis HLS：用 C 写硬件 IP 的正确姿势

以一个 5 阶 FIR 低通滤波器为主线，完整走一遍 Vitis HLS 2023.2 工作流：C 仿真 → 综合 → C/RTL 联合仿真 → 导出 IP → 集成进 Vivado Block Design。覆盖 #pragma HLS PIPELINE / ARRAY_PARTITION / INTERFACE axis 的实际用法，分析综合报告里的 II=1、Latency、LUT/FF/DSP 数字，对比手写 RTL 的资源差距，以及 HLS 真实局限：什么任务用 HLS 划算，什么任务应该直接写 Verilog。

69 Apr 28, 2026 FPGA

Zynq 实战 16｜PYNQ 框架：Jupyter 里 Python 控 PL

PYNQ v3.0 完整上手指南：从 SD 卡烧录到 Jupyter Notebook 里用 3 行 Python 加载 Overlay，控制第 06 篇 PWM IP 和第 12 篇 AXI DMA IP。详解 Overlay/MMIO/AxiGPIO/allocate/pynq.lib.dma API，给出一个完整的 LED 控制 + PWM 状态读取 Notebook，以及自己从 Vivado 工程生成 PYNQ Overlay 的完整步骤（导出 .bit + 复制 .hwh）。同时给出 PYNQ vs 原生 PetaLinux 的取舍判断——不是所有项目都该用 PYNQ。

70 Apr 28, 2026 FPGA

Zynq 实战 17｜lwIP + 千兆以太网：一个能用的 HTTP Server

Pynq-Z2 的千兆 PHY（RTL8211E）接到 PS GEM0，在 Vitis 裸机环境下用 lwIP 2.1.x 的 RAW API 实现一个 HTTP Server，端口 8080，返回板子实时状态 JSON（温度/PWM 占空比/运行时间）。覆盖 PHY reset 时序、MIO 配置、GEM0 DMA buffer 配置、RAW vs Sequential API 选择、实测千兆吞吐（940 Mbps RX/880 Mbps TX），以及 Linux 侧对比方案（Python http.server / C socket）和常见踩坑。

71 Apr 28, 2026 FPGA

Zynq 实战 18｜OpenAMP 多核：Linux + 裸机同时跑（双核非对称）

Zynq-7000 的两颗 Cortex-A9 核不必都跑 Linux——本篇把 CPU0 留给 Linux，CPU1 跑 FreeRTOS 裸机实时任务，用 OpenAMP / RPMsg 在两核之间传消息。覆盖内存划分（三段式 0-512-768-1024MB）、设备树 reserved-memory 写法、remoteproc 加载裸机 elf、RPMsg echo 通信例程、SGI 跨核中断，以及消息延迟 < 4 µs 的实测数据。适合需要同时跑 Linux 网络栈 + 实时电机控制 / CAN 协议栈的场景。

72 Apr 28, 2026 FPGA

Zynq 实战 19｜安全启动：FSBL 加密 + RSA 签名 + eFuse 编程

Zynq-7000 的 BootROM 内置 AES-256 解密引擎和 RSA-2048 签名验证，本篇从威胁模型出发，用 Bootgen 生成密钥对、配置 .bif 文件对 FSBL / bitstream / U-Boot 加密 + 签名，再把 PPK hash 一次性烧进 eFuse 锁定信任根。覆盖完整 secure boot 链验证流程、bbram 暂存测试方法、PPK hash 算错救砖、JTAG 锁定后的处置预案，以及产品化密钥管理和 HSM 生产线烧录建议。

73 Apr 28, 2026 FPGA

FPGAZynq +9

Zynq 实战 20｜综合实战 Capstone：音频采集 → 实时 FFT → Web 频谱仪

系列收官篇。用 Pynq-Z2 板载 ADAU1761 音频 codec 采集麦克风信号，经 PL 自定义 I2S RX → Xilinx FFT v9.1（1024 点定点 16-bit）→ AXI DMA → DDR，Linux 用户态 mmap 读取频谱数据，通过 WebSocket 推到浏览器 Canvas，实现端到端延迟 < 30 ms 的实时 Web 频谱仪。整合前 19 篇：PL 自定义 IP、AXI DMA、Linux 驱动、以太网通信、安全启动。文末给出系列回顾表和后续学习路线（UltraScale+ MPSoC、Versal、Vitis AI）。

74 Apr 28, 2026 FPGA

Zynq 实战 21｜Vitis AI 全流程：把训练好的模型跑在 PL 加速器上

从 PyTorch/TensorFlow 训练好的模型出发，经过 INT8 量化、vai_c 编译生成 .xmodel，部署到 Pynq-Z2 的 DPU B512 加速器，用 VART Python API 做 MobileNetV2 图像分类推理。含 DPU 资源占用表、AXI HP 总线配置、CMA 内存设置、CPU vs DPU 53x 性能对比，以及 3 处高频踩坑点。

75 Apr 28, 2026 FPGA

Zynq 实战 22｜系统可靠性设计：看门狗、ECC 内存保护与故障恢复

面向工业控制和汽车电子场景，在 Pynq-Z2 上实现多级可靠性机制：XScuWdt 多级看门狗（任务级+系统级）、BRAM ECC 内存保护（含 Pynq-Z2 DDR 不支持 ECC 的原因分析）、PL 侧 TMR 三模冗余设计、以及 watchdog 触发后热重启到安全状态的分级恢复策略。含完整可编译 C 代码、真实 SEU 概率数据和 3 处高频踩坑。

76 Apr 28, 2026 FPGA

Zynq 实战 23｜混合关键性系统：TrustZone 隔离 + FreeRTOS + Linux 并存

在 Pynq-Z2 单片 SoC 上同时运行 ASIL-D 级实时任务（FreeRTOS on CPU1）和通用 Linux（CPU0），通过 ARM TrustZone TZPC/TZASC 实现内存硬隔离、OP-TEE 安全世界部署、FSBL 唤醒 CPU1 的完整流程。FreeRTOS 任务最坏情况响应时间 < 10µs，与 Linux 完全隔离，不共享调度器。含完整可编译代码、TrustZone 寄存器配置、3 处高频踩坑。

77 Apr 28, 2026 FPGA

Zynq 实战 24｜软硬件协同仿真：QEMU + Vivado 仿真联动，没有板子也能验证

PCB 打样要 2 周，调试再要 1 周，软件开发不能等硬件。本篇讲 Xilinx QEMU 仿真 Zynq-7000 的完整流程：启动命令、PetaLinux 镜像运行、GDB 远程调试；SystemC TLM-2.0 快速建 AXI-Lite 功能模型；Vivado 仿真与 QEMU 的三步联动工作流——以及 3 个必踩的坑。

78 Apr 28, 2026 FPGA

Zynq 实战 25｜版本控制与 CI/CD：Git 管理 Vivado 工程 + GitHub Actions 自动验证

Vivado .xpr 是 XML/TCL 混合体，.runs/ 目录动辄几 GB，直接 git add 是灾难。本篇讲正确姿势：只 commit TCL 脚本重建工程、完整可用的 .gitignore、从零 rebuild 的 build.tcl、GitHub Actions 用 Yosys 做免 License RTL lint、自建 runner 跑 Vivado 时序检查——以及 3 个让 FPGA 工程师头发掉光的 Git 坑。

79 Apr 28, 2026 FPGA

Zynq 实战 26｜项目实战一：智能数据采集系统（ADC + FIR + DMA + Web 监控）

完整实战项目：8 路模拟输入，AD7606B 外部 ADC，100 ksps/路，总数据率 1.6 MB/s。自定义 SPI 控制器 Verilog IP + AXI-Stream FIR 滤波（51 阶 Hamming 窗）+ AXI DMA 搬数据到 DDR，Linux 驱动环形缓冲区 + TCP 推送，Web 端 Chart.js 实时 8 通道波形。从 Block Design 到浏览器波形的完整代码。

80 Apr 28, 2026 FPGA

Zynq 实战 27｜项目实战二：机器视觉平台（摄像头采集 + FPGA 预处理 + OpenCV）

用 Pynq-Z2 + OV5640（MIPI CSI-2）或 USB UVC 摄像头搭建完整机器视觉平台：PL 实现双线性缩放 IP（1920→640，Verilog 完整代码），V4L2 驱动设备树配置，PetaLinux rootfs 编译 OpenCV 4.x，OpenCV DNN 跑 YOLOv3-tiny 目标检测（ARM 裸跑 ~500ms/frame，配合第 21 篇 DPU 降至 ~25ms/frame）。含 VDMA frame buffer 对齐、OV5640 MIPI 初始化、OpenCV 裁剪编译三处避坑。

81 Apr 28, 2026 FPGA

Zynq 实战 28｜项目实战三：工业通信网关（Modbus + EtherCAT + MQTT 边缘计算）

用 Pynq-Z2 构建工业通信网关：南北向 MQTT（mosquitto + AWS IoT / 阿里云，QoS 2 + TLS）；东西向 Modbus RTU/TCP（libmodbus，RS-485 收发器电路）+ EtherCAT（SOEM 移植，1ms 循环时间）；PL 实现 IEEE 1588 硬件时间戳 IP；边缘计算 Z-score 异常检测。含 EtherCAT 独占网卡、MQTT TLS 编译、RS-485 终端电阻三处避坑。

82 Apr 28, 2026 FPGA